1.一种基于文字运算的三值忆阻全加器电路，其特征在于，包括加数A输入模块、加数B输入模块、进位Cin输入模块、文字运算模块、SUM输出模块和进位Cout输出模块；其中，所述加数A输入模块与进位Cin输入模块相连，用于产生文字运算模块的输入X；所述SUM输出模块与加数B输入模块、文字运算模块相连，用于实现和的输出；所述进位Cout输出模块与文字运算模块、SUM输出模块相连，用于实现进位Cout的输出。

2.如权利要求1所述的基于文字运算的三值忆阻全加器电路，其特征在于，所述加数A输入模块包括第一PMOS晶体管M1、第二PMOS晶体管M2、第三NMOS晶体管M3、第四NMOS晶体管M4，第一电阻R1、第二电阻R2、第三电阻R3和直流电压源VDD1；其中，第一PMOS晶体管M1、第二PMOS晶体管M2、第三NMOS晶体管M3和第四NMOS晶体管M4的栅极均连接信号输入端A；第一电阻R1和第二电阻R2的一端连接直流电压源VDD1；第一电阻R1的另一端与第一PMOS晶体管M1的源极相连；第二电阻R2的另一端与第三NMOS晶体管M3的漏极相连；第一PMOS晶体管M1的漏极连接第二PMOS晶体管M2的源极；第二PMOS晶体管M2的漏极连接第三电阻R3的一端；第三NMOS晶体管M3的源极连接第四NMOS晶体管M4的漏极；第四NMOS晶体管M4的源极连接第三电阻R31

的另一端并接地；输出端A 为第一PMOS晶体管M1与第二PMOS晶体管M2的连接点，还为第三NMOS晶体管M3与第四NMOS晶体管M4的连接点。

3.如权利要求2所述的基于文字运算的三值忆阻全加器电路，其特征在于，所述加数B输入模块包括第五PMOS晶体管M5、第六NMOS晶体管M6、第七PMOS晶体管M7、第八NMOS晶体管M8、第九NMOS晶体管M9、第十NMOS晶体管M10、第十一NMOS晶体管M11、第十二PMOS晶体管M12、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7和直流电压源VDD2；其中，第五PMOS晶体管M5、第六NMOS晶体管M6、第七PMOS晶体管M7、第八NMOS晶体管M8和第九NMOS晶体管M9的栅极均连接信号输入端B；第五PMOS晶体管M5和第十二PMOS晶体管M12的源极、第四电阻R4和第六电阻R6的一端均连接直流电压源VDD2；第五PMOS晶体管M5的漏极连接第六NMOS晶体管M6的漏极；

第六NMOS晶体管M6的源极连接第七PMOS晶体管M7的源极；第四电阻R4的另一端与第八NMOS晶体管M8的漏极相连；第八NMOS晶体管M8的源极连接第九NMOS晶体管M9的漏极；第九NMOS晶体管M9的源极连接第五电阻R5的一端；第六电阻R6的另一端与第十NMOS晶体管M10的漏极相连；第十NMOS晶体管M10的源极连接第十一NMOS晶体管M11的漏极；第十一NMOS晶体管M11的源极连接第七电阻R7的一端；第七PMOS晶体管M7的漏极、第五电阻R5和第七电阻R7的另一端接2

地；输出端B为第五PMOS晶体管M5与第六NMOS晶体管M6的连接点、第八NMOS晶体管M8与第九

2 1

NMOS晶体管M9的连接点；第十二PMOS晶体管M12的栅极连接输出端B ；输出端B为第十NMOS晶体管M10与第十一NMOS晶体管M11的连接点，且与第十二PMOS晶体管M12的漏极连接。

4.如权利要求3所述的基于文字运算的三值忆阻全加器电路，其特征在于，所述进位Cin输入模块包括第十三PMOS晶体管M13、第十四NMOS晶体管M14、第十五PMOS晶体管M15、第十六NMOS晶体管M16、第十七PMOS晶体管M17、第十八NMOS晶体管M18，第八电阻R8、第九电阻R9和直流电压源VDD3、VDD4、VDD5；其中，第十三PMOS晶体管M13的栅极和第十四NMOS晶体管M14的栅极均连接信号输入端Cin；第十三PMOS晶体管M13的源极连接信号输入端A；第十三PMOS晶体管M13的漏极连接第十四NMOS晶体管M14的漏极；第十四NMOS晶体管M14的源极连接加数A输入模1

块的输出端A ；第十五PMOS晶体管M15的栅极和第十六NMOS晶体管M16的栅极均连接第十三PMOS晶体管M13与第十四NMOS晶体管M14的连接点；第十五PMOS晶体管M15的源极和第十七PMOS晶体管M17的源极连接直流电压源VDD3；第十五PMOS晶体管M15的漏极连接第十六NMOS晶体管M16的漏极；第十七PMOS晶体管M17的源极连接第十八NMOS晶体管M18的漏极；第十六NMOS晶体管M16的源极和第十八NMOS晶体管M18的源极接地；第十七PMOS晶体管M17的栅极、第十八NMOS晶体管M18的栅极和第八电阻R8的一端均连接第十五PMOS晶体管M15与第十六NMOS晶体管M16的连接点；第八电阻R8的另一端连接直流电压源VDD4；第九电阻R9的一端连接第十七PMOS晶体管M17与第十八NMOS晶体管M18的连接点；第九电阻R9的另一端连接直流电压源VDD5；

输出端X为第十七PMOS晶体管M17与第十八NMOS晶体管M18的连接点。

5.如权利要求4所述的基于文字运算的三值忆阻全加器电路，其特征在于，所述文字运算模块包括第一阈值型忆阻器MR1、第二阈值型忆阻器MR2、第三阈值型忆阻器MR3、第四阈值型忆阻器MR4、第五阈值型忆阻器MR5、第十九PMOS晶体管M19、第二十NMOS晶体管M20、第二十一NMOS晶体管M21、第二十二NMOS晶体管M22、第二十三PMOS晶体管M23、第二十四NMOS晶体管M24、第二十五NMOS晶体管M25、第二十六NMOS晶体管M26、第二十七NMOS晶体管M27和直流电压源VDD6；其中，第十九PMOS晶体管M19的栅极、第二十NMOS晶体管M20的栅极和第一阈值型忆阻器MR1的正端均连接使能信号输入端CP；第十九PMOS晶体管M19的漏极、第二十三PMOS晶体管M23的漏极、第三阈值型忆阻器MR3的正端、第四阈值型忆阻器MR4的正端和第五阈值型忆阻器MR5的正端均连接直流电压源VDD6；第十九PMOS晶体管M19的源极连接第二十NMOS晶体管M20的源极；第二十NMOS晶体管M20的漏极接地；第二十一NMOS晶体管M21的栅极连接第十九PMOS晶体管M19与第二十NMOS晶体管M20的连接点；第二十一NMOS晶体管M21的源极连接进位Cin输入模块的输出端X；第二十一NMOS晶体管M21的漏极、第二十二NMOS晶体管M22的栅极和第二十六NMOS晶体管M26的栅极均连接第一阈值型忆阻器MR1与第二阈值型忆阻器MR2的负端；第二阈值型忆阻器MR2的正端接地；第二十二NMOS晶体管M22的源极连接第三阈值型忆阻器MR3的负端；第二十三PMOS晶体管M23的栅极和第二十四NMOS晶体管M24的栅极均连接第二十二NMOS晶体管M22与第三阈值型忆阻器MR3的连接点；第二十三PMOS晶体管M23的源极连接第二十四NMOS晶体管M24的漏极；第二十五NMOS晶体管M25的栅极连接第二十三PMOS晶体管M23与第二十四NMOS晶体管M24的连接点；第二十五NMOS晶体管M25的漏极连接第四阈值型忆阻器MR4的负端；第二十二NMOS晶体管M22的源极、第二十四NMOS晶体管M24的源极和第二十五NMOS晶体管M25的源极接地；第二十六NMOS晶体管M26的漏极连接第五阈值型忆阻器MR5的负端；第二十七NMOS晶体管M27的栅极连接第二十六NMOS晶体管M26与第五阈值型忆阻器MR5的连接点；第

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二十六NMOS晶体管M26的源极和第二十七NMOS晶体管M27的源极接地；输出端X 为第二十六

1 1

NMOS晶体管M26与第五阈值型忆阻器MR5的连接点，输出端X为第二十五NMOS晶体管M25与第

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四阈值型忆阻器MR4的连接点，输出端X 为第二十三PMOS晶体管M23与第二十四NMOS晶体管M24的连接点。

6.如权利要求5所述的基于文字运算的三值忆阻全加器电路，其特征在于，所述SUM输出模块包括第二十八NMOS晶体管M28、第二十九NMOS晶体管M29、第三十NMOS晶体管M30，第十电阻R10、第十一电阻R11和第十二电阻R12；其中，第十电阻R10的一端连接信号输入端B；第十电阻R10的另一端连接第二十八NMOS晶体管M28的漏极；第二十八NMOS晶体管M28的栅极连接

0 0 1

文字运算模块的输出端X ；第十一电阻R11的一端连接加数B输入模块的输出端B；第十一电阻R11的另一端连接第二十九NMOS晶体管M29的漏极；第二十九NMOS晶体管M29的栅极连接文

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字运算模块的输出端X ；第十二电阻R12的一端连接加数B输入模块的输出端B；第十二电阻R12的另一端连接第三十NMOS晶体管M30的漏极；第三十NMOS晶体管M30的栅极连接文字运算

2 2

模块的输出端X ；输出端SUM为第二十八NMOS晶体管M28的源极、第二十九NMOS晶体管M29的源极和第三十NMOS晶体管M30的源极。

7.如权利要求6所述的基于文字运算的三值忆阻全加器电路，其特征在于，所述进位输出Cout模块包括第三十一PMOS晶体管M31、第三十二NMOS晶体管M32、第三十三PMOS晶体管M33、第三十四NMOS晶体管M34、第三十五NMOS晶体管M35、第三十六NMOS晶体管M36、第三十七NMOS晶体管M37、第三十八NMOS晶体管M38、第三十九PMOS晶体管M39、第四十PMOS晶体管M40，第十三电阻R13、第十四电阻R14、第十五电阻R15、第十六电阻R16、第十七电阻R17、第十八电阻R18和直流电压源VDD7、VDD8、VDD9；其中，第三十一PMOS晶体管M31的栅极、第三十二NMOS晶体管M32的栅极、第三十三PMOS晶体管M33的栅极和第三十四NMOS晶体管M34的栅极均连接SUM输出模块的输出端SUM；第十三电阻R13的一端、第十五电阻R15的一端和第三十七NMOS晶体管M37的漏极分别连接直流电压源VDD7、VDD8、VDD9；第十三电阻R13的另一端连接第三十一PMOS晶体管M31的源极；第三十一PMOS晶体管M31的漏极连接第三十二NMOS晶体管M32的漏极；第十四电阻R14的一端与第十七电阻R17的一端均连接第三十一PMOS晶体管M31与第三十二NMOS晶体管M32的连接点；第十四电阻R14的另一端和第三十二NMOS晶体管M32的源极接地；第十五电阻R15的另一端连接第三十三PMOS晶体管M33的源极；第三十三PMOS晶体管M33的漏极连接第三十四NMOS晶体管M34的漏极；第三十四NMOS晶体管M34的源极连接第十六电阻R16的一端；第十六电阻R16的另一端接地；第十八电阻R18的一端连接第三十三PMOS晶体管M33与第三十四NMOS晶体管M34的连接点；第十七电阻R17的另一端连接第三十五NMOS晶体管M35的漏极；第三十五NMOS晶

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体管M35的栅极连接文字运算模块的输出端 X ；第十八电阻R18的另一端连接第三十六NMOS

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晶体管M36的漏极；第三十六NMOS晶体管M36的栅极连接文字运算模块的输出端X ；第三十八NMOS晶体管M38的栅极和第四十PMOS晶体管M40的栅极连接信号输入端A；第三十七NMOS晶体管M37的栅极和第三十九PMOS晶体管M39的栅极连接信号输入端Cin；第三十七NMOS晶体管M37的源极连接第三十八NMOS晶体管M38的漏极；第四十PMOS晶体管M40的源极接地；第四十PMOS晶体管M40的漏极连接第三十九PMOS晶体管M39的源极；输出端Cout为第三十五NMOS晶体管M35的源极、第三十六NMOS晶体管M36的源极和第三十八NMOS晶体管M38的源极和第三十九PMOS晶体管M39的漏极。