1.一种用于数论变换乘法的基64运算电路，其特征在于，操作数生成模块，设有64个，

64个操作数生成模块编号为Xk，k＝0，1，2，...，63，每个所述操作数生成模块包括分割电路、合并电路和填充零电路，所述分割电路对64个输入数据的每一个进行高位填零后以3比特为一个字分割为22个字，分割后的输入数据为xn，m，0≤n＜64，0≤m＜22，所述合并电路将所述分割为64×22个字的输入数据形成操作数输出，64个所述输出操作数生成模块的所述分割电路中1个输出为64个96比特操作数、48个输出为22个192比特操作数、3个输出为32个

192比特操作数以及12个输出为24个192比特操作数输出，所述填充零电路将所述合并电路输出操作数时的空位填入“0”；操作数模加模块，对每个所述操作数生成模块的输出的操作数进行模加；

以及，

模p模块，实现将每个所述操作数模加模块输出的数据对质数p取模后输出，所述质数p

64 32

＝2 -2 +1。

2.根据权利要求1所述的用于数论变换乘法的基64运算电路，其特征在于，所述输出为

64个96比特操作数的操作数生成模块编号为X0，每个96比特操作数的后22个字为输入的数据，前10个字被分配为零。

3.根据权利要求1所述的用于数论变换乘法的基64运算电路，其特征在于，所述输出为

22个192比特操作数的操作数生成模块编号为Xk，k为奇数，每个操作数OPm由64个不同的输入数据xn，m，0≤n＜64，使用相同的字索引m，0≤m＜22合并而成，xn，m的最低位在OPm中的位置，是由3×(m+nk)(mod 192)计算所得。

4.根据权利要求1所述的用于数论变换乘法的基64运算电路，其特征在于，所述输出为

32个192比特操作数的操作数生成模块编号为X16、X32和X48，32个操作数分为16组，每组2个操作数，OP0和OP1是一组，OP2和OP3是一组，以此类推，每组内的操作数OP2j和OP2j+1由88个不同的输入数据xn，m，4j≤n≤4j+3，0≤m＜22合并而成，xn，m的最低位在OP2j和OP2j+1中的位置，是由3×(m+nk)(mod 192)计算所得，xn，m优先置于OP2j中，如OP2j中该位置已经被占用，则置于OP2j+1中对应的位置。

5.根据权利要求1所述的用于数论变换乘法的基64运算电路，其特征在于，所述输出为

24个192比特操作数的操作数生成模块编号为除X0、X16、X32和X48外的Xk，k为可被4或8整除的偶数，24个操作数分为4组，OP0至OP5是一组，OP6至OP11是一组，以此类推，每组内的操作数OP6j至OP6j+5由352个不同的输入数据xn，m，16j≤n≤16j+15，0≤m＜22合并而成，xn，m的最低位在OP6j至OP6j+5中的位置，是由3×(m+nk)(mod 192)计算所得，xn，m以4个字或8个字为周期合并操作数，优先置于OP6j至OP6j+5中索引号较小的OP中。

6.根据权利要求1所述的用于数论变换乘法的基64运算电路，其特征在于，所述输出为

22个192比特操作数的操作数生成模块编号为除X0、X16、X32和X48外的Xk，k为不可被4或8整除的偶数，22个操作数分为2组，OP0至OP10是一组，OP11至OP21是一组，每组内的操作数OP11j至OP11j+10由704个不同的输入数据xn，m，32j≤n≤32j+31，0≤m＜22合并而成，xn，m的最低位在OP11j至OP11j+10中的位置，是由3×(m+nk)(mod 192)计算所得，xn，m以2个字为周期合并操作数，优先置于OP11j至OP11j+10中索引号较小的OP中。