1.一种高速数字板卡拓扑结构，其特征在于：包括K7‑1 FPGA芯片、K7‑2 FPGA芯片和Z7 FPGA芯片；所述Z7 FPGA芯片分别与K7‑1 FPGA芯片和K7‑2 FPGA芯片相连；所述K7‑1 FPGA芯片和K7‑2 FPGA芯片电性连接；

所述K7‑1 FPGA芯片与FMC0接口连接，K7‑2 FPGA芯片与FMC1接口连接；所述Z7 FPGA芯片分别与千兆以太网PHY1、千兆以太网PHY2相连、SFP高速光通信接口1、SFP高速光通信接口2和MAX3490EESA 4路RS422接口芯片电性连接。

2.根据权利要求1所述的高速数字板卡拓扑结构，其特征在于：所述K7‑1 FPGA芯片和K7‑2 FPGA芯片均为XC7K325T‑2FFG900I PL芯片；

所述Z7 FPGA芯片为XC7Z100‑2FFG900I PL芯片

所述FMC0接口和FMC1接口为ASP‑134486‑01 FMC高速接口连接器；

所述千兆以太网PHY1和千兆以太网PHY2为千兆以太网芯片88E1512‑A0芯片。

3.根据权利要求2所述的高速数字板卡拓扑结构，其特征在于：所述K7‑1 FPGA芯片、K7‑2 FPGA芯片和Z7 FPGA芯片均与DDR3芯片相连；所述DDR3芯片MT41K512M16HA‑125芯片。

4.根据权利要求2所述的高速数字板卡拓扑结构，其特征在于：所述Z7 FPGA芯片与EMMC芯片相连；所述EMMC芯片为IS21ES32G‑JQLI芯片。

5.根据权利要求2所述的高速数字板卡拓扑结构，其特征在于：还包括差分振荡器；所述差分振荡器与第一时钟芯片输入端电性连接；所述第一时钟芯片输出端分别与K7‑1 FPGA芯片、K7‑2 FPGA芯片和第二时钟芯片的输入端电性连接；所述第二时钟芯片的输出端与Z7 FPGA芯片电性连接。

6.根据权利要求5所述的高速数字板卡拓扑结构，其特征在于：所述差分振荡器为SiT9121差分振荡器；所述第一时钟芯片和第二时钟芯片均为ADI ADCLK854BCPZ时钟芯片。

7.根据权利要求6所述的高速数字板卡拓扑结构，其特征在于：所述SiT9121差分振荡器与第一时钟芯片的CLK0端口信号相连；所述第一时钟芯片的OUT1端口与第二时钟芯片的CLK0端口信号连接。