1.一种基于忆阻器的多功能PUF电路，其特征在于所述基于忆阻器的多功能PUF电路

中：

为叙述简便起见，所述基于忆阻器的多功能PUF电路简称为“多功能PUF电路”；所述多功能PUF电路中：i为1与N之间的任一自然数，N为大于等于3的自然数：所述基于忆阻器的多功能PUF电路由移位寄存器电路(101)、复位电路(102)、仲裁器电路(103)、延迟电路(104)和模式控制电路(105)组成；

移位寄存器电路(101)的端子AR与仲裁器电路(103)的端子VOUT连接，移位寄存器电路

(101)的端子ACLK2与延迟电路(104)的端子ACLK1连接，移位寄存器电路(101)的端子

AR11、……、AR1i、……、AR1N与模式控制电路(105)的端子AR21、……、AR2i、……、AR2N对应连接；

复位电路(102)的端子ARST2与延迟电路(104)的端子ARST1连接，复位电路(102)的端子ARS1与仲裁器电路(103)的端子AD4和延迟电路(104)的端子AD2分别连接，复位电路(102)的端子ARS2与仲裁器电路(103)的端子ADCLK4和延迟电路(104)的端子ADCLK2分别连接；

仲裁器电路(103)的端子AD3与延迟电路(104)的端子AD1连接，仲裁器电路(103)的端子ADCLK3与延迟电路(104)的端子ADCLK1连接，仲裁器电路(103)的端子AC41与模式控制电路(105)的端子AC2i和延迟电路(104)的端子AC3i分别连接，仲裁器电路(103)的端子AMD3与模式控制电路(105)的端子AMD1、延迟电路(104)的端子AMD2分别连接，仲裁器电路(103)的端子AGND2与延迟电路(104)的端子AGND1连接；

延迟电路(104)的端子AC31、……、AC3i、……、AC3N与模式控制电路(105)的端子

AC21、……、AC2i、……、AC2N对应连接；

多功能PUF电路的输入端子VCLK、VRST、VVDD、VMODE、GND、VPUF、VTRNG、VRT、VCTRL与移位寄存器电路(101)的端子ACLK2、复位电路(102)的端子ARST2、复位电路(102)的端子AVDD、仲裁器电路(103)的端子AMD3、仲裁器电路(103)的端子AGND2、延迟电路(104)的端子APUF、延迟电路(104)的端子ATRNG、延迟电路(104)的端子ART、延迟电路(104)的端子ACTRL对应连接；

多功能PUF电路的输入端子VC1、……、VCi、……、VCN与模式控制电路(105)的端子

AC11、……、AC1i、……、AC1N对应连接；

多功能PUF电路的输出端子VOUT与仲裁器电路(103)的端子AOUT连接；

所述移位寄存器电路(101)由N个D触发器(201)组成，第1D触发器(201)的端子D与移位

寄存器电路(101)的端子AR连接；第1D触发器(201)的端子Q与端子AR11连接、……、第iD触发器(201)的端子Q与端子AR1i连接、……、第ND触发器(201)的端子Q与端子AR1N连接；第1D触发器(201)的端子Q与第2D触发器(201)的端子D连接、……、第i‑1D触发器(201)的端子Q与第iD触发器(201)的端子D连接、……、第N‑1D触发器(201)的端子Q与第ND触发器(201)的端子D连接；第1D触发器(201)的端子CLK、……、第iD触发器(201)的端子CLK、……、第ND触发器(201)的端子CLK与移位寄存器电路(101)端子ACLK2分别连接；

所述复位电路(102)由第1复位电路NMOS管(301)和第2复位电路NMOS管(302)组成，第1

复位电路NMOS管(301)的栅极和第2复位电路NMOS管(302)的栅极与复位电路(102)的端子ARST2分别连接，第1复位电路NMOS管(301)的漏极和第2复位电路NMOS管(302)的漏极与复位电路(102)的端子AVDD分别连接，第1复位电路NMOS管(301)的源级与复位电路(102)的端子ARS2连接，第2复位电路NMOS管(302)的源级与复位电路(102)的端子ARS1连接；

所述仲裁器电路(103)由第1仲裁器电路D触发器(401)、第1仲裁器电路选通器(402)、

第2仲裁器电路选通器(403)、分路器(404)、第2仲裁器电路D触发器(405)组成；第1仲裁器电路D触发器(401)的端子Q与第1仲裁器电路选通器(402)的端子1_CHAN连接，第1仲裁器电路选通器(402)的端子0_CHAN与分路器(404)的端子0_CHAN连接，第1仲裁器电路选通器(402)的端子OUT与第2仲裁器电路选通器(403)的端子0_CHAN连接，第2仲裁器电路选通器(403)的端子SEL与分路器(404)的端子SEL连接，第2仲裁器电路选通器(403)的端子1_CHAN与分路器(404)的端子1_CHAN连接，分路器(404)的端子IN与第2仲裁器电路D触发器(405)的端子Q连接；

第1仲裁器电路D触发器(401)的端子D、端子CLK与仲裁器电路(103)的端子AD3、ADCLK3对应连接，第2仲裁器电路D触发器(405)的端子D、端子CLK与仲裁器电路(103)的端子AD4、ADCLK4对应连接，第1仲裁器电路D触发器(402)的端子SEL与仲裁器电路(103)的端子AC41连接，第2仲裁器电路选通器(403)的端子SEL、分路器(404)的端子SEL分别与仲裁器电路(103)的端子AMD3连接；

第2仲裁器电路选通器(403)的端子OUT与仲裁器电路(103)的端子AOUT连接；

分路器(404)由第1分路器选通器(501)和第2分路器选通器(502)组成；第1分路器选通

器(501)的端子1_CHAN与第2分路器选通器(502)的端子0_CHAN连接，第1分路器选通器

(501)的端子0_CHAN与第2分路器选通器(502)的端子1_CHAN连接，第1分路器选通器(501)的端子SEL与第2分路器选通器(502)端子SEL连接；

第1分路器选通器(501)的端子1_CHAN、端子SEL、端子0_CHAN、端子OUT与分路器(404)的端子IN、端子SEL、端子AGND3、端子1_CHAN对应连接，第2分路器选通器(502)的端子OUT与分路器(404)的端子0_CHAN连接；

所述延迟电路(104)由第1选通器(601)、第1延迟电路分路器(602)、第2延迟电路分路

器(603)、第1NMOS管(604)、第2NMOS管(605)、第3NMOS管(606)、第4NMOS管(607)、第5NMOS管(608)、N个延迟单元(609)、第6NMOS管(610)、第7NMOS管(611)、第8NMOS管(612)、第9NMOS管(613)、第2选通器(614)、第10NMOS管(615)、第3选通器(616)、第4选通器(617)、第5选通器(618)组成；

第1延迟电路分路器(602)和第2延迟电路分路器(603)与仲裁器电路(103)中的分路器

(404)相同；

第1选通器(601)的端子SEL与第1延迟电路分路器(602)的端子SEL连接，第1选通器

(601)的端子OUT与第1延迟电路分路器(602)的端子IN连接，第1延迟电路分路器(602)的端子0_CHAN与第2延迟电路分路器(603)的端子IN连接，第1延迟电路分路器(602)的端子1_CHAN与第1NMOS管(604)的栅极、第1NMOS管(604)的漏极、第2NMOS管(605)的栅极、第2NMOS管(605)的漏极分别连接，第1延迟电路分路器(602)的端子AGND3与第2延迟电路分路器(603)的端子AGND3、第5NMOS管(608)的源级、第6NMOS管(610)的源级、第9NMOS管(613)的源级、第10NMOS管(615)的源级、第2选通器(614)的端子1_CHAN、第4选通器(617)的端子0_CHAN、第5选通器(618)的端子1_CHAN分别连接；

第2延迟电路分路器(603)的端子SEL与第i延迟单元(609)的端子VC1i、第2选通器(614)的端子SEL、第4选通器(617)的端子SEL分别连接，第2延迟电路分路器(603)的端子1_CHAN与第7NMOS管(611)的栅极、第7NMOS管(611)的漏极、第8NMOS管(612)的栅极、第8NMOS管(612)的漏极分别连接，第2延迟电路分路器(603)的端子0_CHAN与第3NMOS管(606)的栅极、第3NMOS管(606)的漏极、第4NMOS管(607)的栅极、第4NMOS管(607)的漏极分别连接，第

1NMOS管(604)的源级与第3NMOS管(606)的源级、第5NMOS管(608)的漏极、第1延迟单元(609)的端子VRDLY1分别连接，第2NMOS管(605)的源级与第4NMOS管(607)的源级、第10NMOS管(615)的漏极、第1延迟单元(509)的端子VRDLY2分别连接，第7NMOS管(611)的源级与第6NMOS管(610)的漏极、第N延迟单元(609)的端子VODLY1分别连接，第8NMOS管(612)的源级与第

9NMOS管(613)的漏极、第N延迟单元(609)的端子VODLY2分别连接，第5NMOS管(608)的栅极与第10NMOS管(615)的栅极、第3选通器(616)的端子OUT分别连接，第1延迟单元(609)的端子VODLY1、端子VODLY2与第2延迟单元(609)的端子VRDLY1、端子VRDLY2对应连接、……、第i‑1延迟单元(609)的端子VODLY1、端子VODLY2与第i延迟单元(609)的端子VRDLY1、端子VRDLY2对应连接、……、第N‑1延迟单元(609)的端子VODLY1、端子VODLY2与第N延迟单元(609)的端子VRDLY1、端子VRDLY2对应连接，第6NMOS管(610)的栅极与第9NMOS管(613)的栅极、第2选通器(614)的端子OUT分别连接，第2选通器(614)的端子0_CHAN与第4选通器(617)的端子1_CHAN、第5选通器(618)的端子OUT分别连接，第3选通器(616)的端子0_CHAN与第4选通器(617)的端子OUT连接；

延迟电路(104)的端子ATRNG、APUF、AD1、ADCLK1、ACTRL、ACLK1、AGND1、ART、ARST1、AD2、ADCLK2与第1选通器(601)的端子0_CHAN、第1选通器(601)的端子1_CHAN、第1延迟单元(609)的端子VRDLY1、第1延迟单元(609)的端子VRDLY2、第5选通器(618)的端子SEL、第5选通器(618)的端子0_CHAN、第5选通器(618)的端子1_CHAN、第3选通器(616)的端子1_CHAN、第3选通器(616)的端子SEL、第N延迟单元(609)的端子VODLY1、第N延迟单元(609)的端子VODLY2对应连接；

延迟电路(104)的端子AC31、……、延迟电路(104)的端子AC3i、……、延迟电路(104)的端子AC3N与第1延迟单元(609)的端子VC11、……、第i延迟单元(609)的端子VC1i、……、第N延迟单元(609)的端子VC1N对应连接；

延迟单元(509)由第1忆阻器(701)、第1延迟单元选通器(702)、第2延迟单元选通器

(703)、第2忆阻器(704)组成；第1忆阻器(701)的端子AM1与第1延迟单元选通器(702)的端子

0_CHAN、第2延迟单元选通器(703)的端子1_CHAN分别连接，第2忆阻器(704)的端子AM1与第1延迟单元选通器(702)的端子1_CHAN、第2延迟单元选通器(703)的端子0_CHAN分别连接，第

1延迟单元选通器(702)的端子SEL与第2延迟单元选通器(703)的端子SEL连接；

延迟单元(609)的端子VRDLY1、端子VRDLY2、端子VC1i、端子VODLY1、端子VODLY2与第1忆阻器(701)的端子AM0、第2忆阻器(704)的端子AM0、第1延迟单元选通器(702)的端子SEL、第1延迟单元选通器(702)的端子OUT、第2延迟单元选通器(703)的端子OUT对应连接；

模式控制电路(105)由N个模式控制电路选通器(801)组成；第1模式控制电路选通器

(801)的端子SEL、……、第i模式控制电路选通器(801)的端子SEL、……、第N模式控制电路选通器(801)的端子SEL分别与模式控制电路(105)的端子AMD1连接；模式控制电路(105)的端子AC11、端子AR21、端子AC21与第1模式控制电路选通器(801)的端子1_CHAN、端子0_CHAN、端子OUT对应连接，……，模式控制电路(105)的端子AC1i、端子AR2i、端子AC2i与第i模式控制电路选通器(801)的端子1_CHAN、端子0_CHAN、端子OUT对应连接，……，模式控制电路(105)的端子AC1N、端子AR2N、端子AC2N与第N模式控制电路选通器(801)的端子1_CHAN、端子0_CHAN、端子OUT对应连接；

所述延迟电路(104)中每个延迟单元(609)各自的第1忆阻器(701)和第2忆阻器(704)

的初始状态均为高阻态。

2.一种基于忆阻器的多功能PUF电路的使用方法，其特征在于所述使用方法是：

步骤1、选择工作模式

在多功能PUF电路的电压输入端子VMODE与端子GND之间施加电压信号UMODE，若施加的电压信号UMODE为高电平电压信号时，多功能PUF电路处于PUF工作模式；若施加的电压信号UMODE为低电平电压信号时，多功能PUF电路处于TRNG工作模式；

步骤2、多功能PUF电路处于PUF工作模式

步骤2.1、所有忆阻器复位

在多功能PUF电路的电压输入端子VCTRL、VRST、VRT、VVDD与端子GND之间施加对应的高电平电压信号UCTRL、URST、URT、UVDD，在多功能PUF电路的电压输入端子VC1、……、VCi、……、VCN与端子GND之间施加对应的低电平的激励电压信号UC1、……、UCi、……、UCN，在多功能PUF电路的电压输入端子VPUF与端子GND之间施加低电平的电压信号UPUF；延迟电路(104)中每个延迟单元(609)各自的第1忆阻器(701)和第2忆阻器(704)均复位为高阻态；

步骤2.2、施加激励，输出响应

在多功能PUF电路的电压输入端子VPUF、VRST、VCTRL与端子GND之间施加对应的高电平电压信号UPUF、URST、UCTRL，在多功能PUF电路的电压输入端子VC1、……、VCi、……、VCN与端子GND之间施加对应的高电平或低电平的激励电压信号UC1、……、UCi、……、UCN，在多功能PUF电路的电压输入端子VRST与端子GND之间施加低电平电压信号URST；

此时，仲裁器电路(103)的端子VOUT输出响应电压；

步骤3、多功能PUF电路处于TRNG工作模式

步骤3.1、重复步骤2.1和步骤2.2，得到一位响应；

步骤3.2、在多功能PUF电路的电压输入端子VCLK与端子GND之间施加低电平电压信号

UCLK，施加的低电平电压信号UCLK的持续时间为tdmax(脉冲信号在延迟电路(104)中的最大延迟时间)，再于多功能PUF电路的电压输入端子VCLK与端子GND之间施加高电平电压信号UCLK，将步骤3.1得到的一位响应存入移位寄存器电路(101)中；

步骤3.3、步骤3.1和步骤3.2重复N次，每次得到的响应依次存入移位寄存器电路(101)中；

步骤3.4、随机比特流输出

在多功能PUF电路的电压输入端子VTRNG与端子GND之间施加高电平电压信号UTRNG，在多功能PUF电路的电压输入端子VCTRL、VRST与端子GND之间施加对应的低电平电压信号UCTRL、URST，在多功能PUF电路的电压输入端子VCLK与端子GND之间施加时钟电压信号UCLK；

此时，仲裁器电路(103)的端子VOUT将不断输出随机比特流。