1.一种基于循环反馈C单元的三节点翻转自恢复锁存器，其特征在于：包括双循环结构存储模块和四个传输门，所述双循环结构存储模块由十二个二输入C单元组成，所述十二个二输入C单元包括第一C单元CE1、第二C单元CE2、第三C单元CE3、第四C单元CE4、第五C单元CE5、第六C单元CE6、第七C单元CE7、第八C单元CE8、第九C单元CE9、第十C单元CE10、第十一C单元CE11和第十二C单元CE12；所述四个传输门包括第一传输门TG1、第二传输门TG2、第三传输门TG3和第四传输门TG4；所述第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4的信号输入端均作为锁存器的数据输入端D，所述第五C单元CE5的输出端作为锁存器的数据输出端；

所述第一传输门TG1的信号输出端分别与第四C单元CE4的第一输入端相连、第八C单元CE8的第一输入端相连；所述第二传输门TG2的信号输出端分别与第六C单元的第一信号输入端、第十C单元CE10的第一输入端相连；所述第三传输门TG3的信号输出端分别与第六C单元CE6的第二输入端、第八C单元CE8的第二输入端相连；所述第四传输门TG4的信号输出端分别与第二C单元CE2的第二输入端、第十C单元CE10的第二输入端相连；

所述第一C单元CE1的第一信号输入端与第六C单元CE6的输出端N6相连，第一C单元CE1的第二信号输入端与第八C单元CE8的输出端N8相连，第一C单元CE1的输出端N1与第二C单元CE2的第一输入端、第十二C单元CE12的第二输入端相连；所述第二C单元CE2的第二信号输入端与第九C单元CE9的输出端N9相连，第二C单元CE2的输出端N2与第三C单元CE3的第一输入端、第七C单元CE7的第一输入端相连；所述第三C单元CE3的第二信号输入端与第十C单元CE10的输出端N10相连，第三C单元CE3的输出端N3与第四C单元CE4的第一输入端、第八C单元CE8的第一输入端相连；所述第四C单元CE4的第二信号输入端与第十一C单元CE11的输出端N11相连，第四C单元CE4的输出端N4与第五C单元CE5的第一输入端、第九C单元CE9的第二输入端相连；所述第五C单元CE5的第二信号输入端与第十二C单元CE12的输出端N12相连，第五C单元CE5的输出端N5与第六C单元CE6的第一输入端、第十C单元CE10的第一输入端相连；所述第六C单元CE6的第二信号输入端与第七C单元CE7的输出端N7相连，第六C单元CE6的输出端N6与第十一C单元CE11的第一输入端相连；所述第七C单元CE7的第二信号输入端与第十二C单元CE12的输出端N12相连，第七C单元CE7的输出端N7与第六C单元CE6的第二输入端、第八C单元CE8的第二输入端相连；所述第九C单元CE9的第一信号输入端与第八C单元CE8的输出端N8相连；所述第十C单元CE10的第二信号输入端与第九C单元CE9的输出端N9相连；所述第十一C单元CE11的第二信号输入端与第十C单元CE10的输出端N10相连；所述第十二C单元CE12的第一信号输入端与第十一C单元CE11的输出端N11相连。

2.根据权利要求1所述的基于循环反馈C单元的三节点翻转自恢复锁存器，其特征在于：所述第一传输门TG1、第二传输门TG2、第三传输门TG3和第四传输门TG4均由一个PMOS晶体管和一个NMOS晶体管构成，PMOS晶体管和NMOS晶体管的源极连接在一起，作为传输门的输入；PMOS晶体管和NMOS晶体管的漏极连接在一起，作为传输门的输出；NMOS晶体管的栅极连接系统时钟信号CLK，PMOS晶体管的栅极连接反向系统时钟信号NCK。

3.根据权利要求1所述的基于循环反馈C单元的三节点翻转自恢复锁存器，其特征在于：所述十二个二输入C单元的结构相同，所述第一C单元CE1由两个PMOS管和两个NMOS管组成，所述两个PMOS管包括第一PMOS管MP11和第二PMOS管MP12，所述两个NMOS管包括第一NMOS管MN11和第二NMOS管MN12；

其中，第一PMOS管MP11的栅极与第一NMOS管MN11的栅极相连接，连接点为第一C单元CE1的第一信号输入端；第二PMOS管MP12的栅极与第二NMOS管MN12的栅极相连接，连接点为第一C单元CE1的第二信号输入端；第一PMOS管MP11的漏极与第二PMOS管MP12的源极相连接；第二PMOS管MP12的漏极与第一NMOS管MN11的漏极相连接；第一NMOS管MN11的源极与第二NMOS管MN12的漏极相连接；第一PMOS管MP11的源极、第一PMOS管MP11的衬底、第二PMOS管MP12的衬底均连接电源VDD；第一NMOS管MN11的衬底、第二NMOS管MN12的衬底、第二NMOS管MN12的源极均接地。

4.根据权利要求1所述的基于循环反馈C单元的三节点翻转自恢复锁存器，其特征在于：当系统时钟信号CLK = 0、反向系统时钟信号NCK = 1时，所述第五C单元CE5的信号输出端N5作为锁存器的数据输出端；当系统时钟信号CLK = 1、反向系统时钟信号NCK = 0时，所述第二传输门TG2的信号输出端作为锁存器的数据输出端。