1.一种混沌分数阶加密电路，其特征在于，包括以五阶分数阶混沌忆组电路为核心搭设的数据加密功能模块，所述的五阶分数阶混沌忆组电路的设计方法为：

(1)参考两个分数阶忆阻器的非线性电路，获得对应微分方程：

(2)分别定义非线性函数q(ξ)和W(ξ)，同时令

x＝φ1,y＝φ2,z＝v3,u＝v4,v＝i5, d＝G,e＝R,C2＝1

3

q(ξ)＝ξ+ξ

则上述的状态方程可写成：

2 2

上式中W1＝1+3x，W2＝1+3y；

(3)对上述公式进行离散化处理，得到： 式中，Δt

为采样的时间，将上式调整为：

(4)根据上式，考虑信息丢包和大量信息待处理的问题，结合硬件设计，设置采样时间，从采样时间上提升系统采样频率，得到系统式为：

2.根据权利要求1所述的混沌分数阶加密电路，其特征在于，包括输入模块、输出模块、脉冲信号发生器、信号选择器模块、常数信号模块、乘法器模块、增益模块、加法器模块、分数阶忆阻模块以及传输模块，所述常数信号模块结合输入输出模块得到5个初值状态值。

3.根据权利要求2所述的混沌分数阶加密电路，其特征在于，所述输入模块接收外电路通道传送过来的输入信号并赋予五阶混沌电路中分数阶积分器的初值。

4.根据权利要求2所述的混沌分数阶加密电路，其特征在于，所述输出模块输出经过加密模块产生的混沌信号。

5.根据权利要求2所述的混沌分数阶加密电路，其特征在于，引入不同的常数信号模块，所述常数信号模块与所述信号选择器模块和所述加法器模块相接，且所述常数信号模块结合所述输入模块所得到的5个初值状态值可实现五阶分数阶差分方程组。

6.根据权利要求2所述的混沌分数阶加密电路，其特征在于，所述脉冲信号发生器为电路提供时钟源信号。

7.根据权利要求2所述的混沌分数阶加密电路，其特征在于，所述信号选择器模块以时钟脉冲信号为周期进行数据的迭代运算，并将系统N次输出的值返回到输出端得到N+1次的输出量。

8.根据权利要求2所述的混沌分数阶加密电路，其特征在于，所述加法器模块和所述乘法器模块为二端口输入，分别进行数值加减、信号结合处理以及数乘和二次项相乘处理。

9.根据权利要求2所述的混沌分数阶加密电路，其特征在于，所述增益模块连接所述加法器模块和所述乘法器模块，并调节整个分数阶混沌积分的采样频率f＝1/Δt来改善信号输出的宽度。

10.根据权利要求2所述的混沌分数阶加密电路，其特征在于，脉冲发生器Single Pulse和所有的信号选择器Multiplexer的Sel端口相连接；输入端口Input1和信号选择器Multiplexer1的1‑端口相连接；输入端口Input2和信号选择器Multiplexer2的1‑端口相连接；输入端口Input3和信号选择器Multiplexer3的1‑端口相连接；常数模块Constant3和信号选择器Multiplexer4的1‑端口相连接；常数模块Constant4和信号选择器Multiplexer5的1‑端口相连接；信号选择器Multiplexer1的输出端口和增益模块Gain7相连接；信号选择器Multiplexer1的输出端口和加法器Adder3的反向输入端相连接；信号选择器Multiplexer1的输出端口和乘法器Product3的端口a3相连接；信号选择器Multiplexer1的输出端口和加法器Adder7的正向输入端相连接；分数阶忆阻模块Memory1的输出端口和传输模块Bus1相连接；传输模块Bus1和加法器Adder13的正向输入端相连接；加法器Adder13的输出端和信号选择器Multiplexer1的MUX端口相连接；信号选择器Multiplexer2的输出端口和增益模块Gain8相连接；信号选择器Multiplexer2的输出端口和加法器Adder3的正向输入端相连接；信号选择器Multiplexer2的输出端口和乘法器Product4的端口a4相连接；信号选择器Multiplexer2的输出端口和加法器Adder8的正向输入端相连接；分数阶忆阻模块Memory2的输出端口和传输模块Bus2相连接；传输模块Bus2和信号选择器Multiplexer2的MUX端口相连接；信号选择器Multiplexer3的输出端口和增益模块Gain3相连接；信号选择器Multiplexer3的输出端口和加法器Adder9的正向输入端相连接；信号选择器Multiplexer3的输出端口和加法器Adder4的正向输入端相连接；信号选择器Multiplexer3的输出端口和加法器Adder5的正向输入端相连接；分数阶忆阻模块Memory3的输出端口传输模块Bus3相连接；传输模块Bus3和信号选择器Multiplexer3的MUX端口相连接；信号选择器Multiplexer4的输出端口和加法器Adder10的正向输入端相连接；信号选择器Multiplexer4的输出端口和乘法器Product1的两个端口均相连接；传输模块Bus1的输出端口和信号选择器Multiplexer4的MUX端口相连接；信号选择器Multiplexer5的输出端口和加法器Adder11的正向输入端相连接；信号选择器Multiplexer5的输出端口和乘法器Product2的两个端口均相连接；传输模块Bus5的输出端口和信号选择器Multiplexer5的MUX端口相连接；乘法器Product1的输出端口和增益模块Gain1相连接；增益模块Gain1和加法器Adder1的正向输入端相连接；常数模块Constant1和加法器Adder1的反向输入端相连接；加法器Adder1的输出端口和乘法器Product3的端口b3相连接；乘法器Product3的输出端口和加法器Adder4的反向输入端口相连接；加法器Adder4的输出端口和增益模块Gain4相连接；增益模块Gain4和加法器Adder7的正向输入端口相连接；加法器Adder7的输出端口和分数阶忆阻模块Memory1相连接；分数阶忆阻模块Memory1的输出端口和传输模块Bus1相连接；乘法器Product2的输出端口和增益模块Gain2相连接；增益模块Gain2和加法器Adder2的正向输入端相连接；常数模块Constant2和加法器Adder2的正向输入端相连接；加法器Adder2的输出端口和乘法器Product4的端口b4相连接；乘法器Product4的输出端口和加法器Adder5的正向输入端口相连接；加法器Adder5的输出端口和增益模块Gain5相连接；

增益模块Gain5和加法器Adder8的反向输入端口相连接；加法器Adder8的输出端口和分数阶忆阻模块Memory2相连接；分数阶忆阻模块Memory2的输出端口和输出模块Output2相连接；加法器Adder3的输出端口和加法器Adder6的正向输入端相连接；增益模块Gain3的输出端口和加法器Adder6的反向输入端相连接；加法器Adder6的输出口和增益模块Gain6相连接；增益模块Gain6的输出端口和加法器Adder9的正向输入端相连接；加法器Adder9的输出端口和分数阶忆阻模块Memory3相连接；分数阶忆阻模块Memory3的输出端口和输出模块Output3相连接；增益模块Gain7的输出端口和加法器Adder10的正向输入端口相连接；加法器Adder10的输出口和分数阶忆阻模块Memory4相连接；分数阶忆阻模块Memory4和传输模块Bus4相连接；增益模块Gain8的输出端口和加法器Adder11的正向输入端口相连接；加法器Adder11的输出口和加法器Adder12的正向输入端口相连接；信号选择器Multiplexer4的输出端口和加法器Adder12的反向输入端口相连接；加法器Adder12的输出端口和增益模块Gain9相连接；增益模块Gain9和分数阶忆阻模块Memory5相连接；分数阶忆阻模块Memory5和传输模块Bus5相连接；传输模块Bus5和加法器Adder13的反向输入端口相连接；传输模块Bus5和信号选择器Multiplexer5的MUX端口相连接。