1.一种抗单粒子瞬态效应的带隙基准电路，其特征在于，其包括：

基准电压产生电路，其由PMOS管P1 P6、NMOS管N1 N4、电阻R1 R6、PNP三极管Q1、Q2构~ ~ ~成；其中，N1 N4、P1 P4、R4、R5构成Cascode电流镜结构；P3、P4、P6的源极接VDD；P3的漏极与~ ~P1的源极相连，连接点记为节点A；P4的漏极与P2的源极相连，连接点记为节点B；P1的漏极与N3、N4的栅极以及R4的一端连接，连接点记为C；P3、P4、P6的栅极与P2的漏极以及R5的一端连接，连接点记为节点D；R4的另一端连接N3的漏极以及N1、N2的栅极，连接点记为E；R5的另一端连接P1、P2、P5的栅极以及N4的漏极，连接点记为节点F；N3的源极与N1的漏极相连，连接点记为G；N4的源极与N2的漏极相连，连接点记为H；P6的漏极接P5的源极，连接点记为I；P5的漏极通过R6的一端相连，连接点记为节点J；N1的源极与Q1的发射极以及R1的一端相连；N2的源极与R2、R3的一端相连；R3的另一端接Q2的发射极；R1、R2、R6的另一端与Q1的集电极和基极以及Q2的集电极和基极均接地；

脉宽加固电路，其用于通过电荷耗散原理加速恢复由单粒子瞬态效应导致的基准电压产生电路的异常状态，并作为基准电压产生电路的启动电路；脉宽加固电路由PMOS管P7~P10、P12 P15，NMOS管N5、N7 N10，以及三极管Q3构成；其中，P8的栅极接节点D，P8的漏极与~ ~P7的源极相连；P7的栅极接节点F；P7的漏极与N5的漏极相连；N5的栅极接节点E；N5、N7 N10~的源极与Q3的发射极相连，连接点记为节点K；Q3的基极和集电极接地；P8 P10、P12 P15的~ ~源极接VDD；P12、N7的漏极与P13、N8的栅极相连；P13、N8的漏极与P9的栅极相连；P12、N7的栅极与P9的漏极接节点C；P14、N9的漏极与P15、N10的栅极相连；P15、N10的漏极与P10的栅极相连；P14、N9的栅极与P10的漏极接节点E；

输出电路，其连接在基准电压产生电路的输出节点J上，并用于通过输出端口Vout输出所需的带隙基准电压；所述输出电路包括输出单元、正向脉冲检测单元和负向脉冲检测单元；所述输出单元包括PMOS管N6和NMOS管N11，N6的漏极接节点J，N6和P11源极相连，P11的漏极接输出端口Vout；所述正向脉冲检测单元连接在N6的栅极和节点J之间，并用于在基准电压产生电路中J节点的输出信号超过预设的安全阈值时将N6关断；所述负向脉冲检测单元连接在P11的栅极和节点J之间，并用于在基准电压产生电路中J节点的输出信号超过预设的安全阈值时将P11关断。

2.如权利要求1所述的抗单粒子瞬态效应的带隙基准电路，其特征在于：所述脉宽加固电路中的Q3与基准电压产生电路中的Q1的个数比为1:1；且通过N5、P7、P8使得Q1、Q3的发射极电压相同。

3.如权利要求2所述的抗单粒子瞬态效应的带隙基准电路，其特征在于：在所述脉宽加固电路中，N7的栅源电压等于N3的栅极到Q1的发射极的电压差，N9的栅源电压等于N1的栅极到Q1的发射极的电压差；通过调整N7、N8、P12、P13的元件参数，以及N9、N10、P14、P15的元件参数，以调整所述脉宽加固电路对单粒子瞬态效应的容忍度。

4.如权利要求2所述的抗单粒子瞬态效应的带隙基准电路，其特征在于：所述脉宽加固电路启动所述基准电压产生电路的逻辑为：VDD上电时，P9、P10管栅端电压为低电平，P9、P10管导通；从而对所述Cascode电流镜结构中的N1 N4栅端进行充电；充电完成，后节点C和E的输出经过脉宽加固电路中两级反相器~翻转后使得P9、P10的栅极呈高电平；此时，P9、P10管关断，将脉宽加固电路与基准电压产生电路进行隔离。

5.如权利要求1所述的抗单粒子瞬态效应的带隙基准电路，其特征在于：所述正向脉冲检测单元和负向脉冲检测单元采用施密特触发器或比较器电路实现；

并通过调整正向脉冲检测单元和负向脉冲检测单元中的元件参数来调整输出的带隙基准电压的脉冲幅度的安全阈值。

6.如权利要求5所述的抗单粒子瞬态效应的带隙基准电路，其特征在于：所述施密特触发器由3个PMOS管P16 P18，3个NMOS管N11 N13构成，电路连接关系为：~ ~

P16、P17、N11、N12的栅极连接基准电压产生电路的输出节点；P16的源极和N13的漏极接VDD；P16的漏极与P17、P18的源极相连；N11、N13的源极与N12的漏极相连；N12的源极与P18的漏极接地；P17、N11的漏极与N13、P18的栅极相连，并用于连接待控的PMOS管或NMOS管的栅极。

7.一种芯片，其特征在于：其采用了如权利要求1‑6中任意一项所述的抗单粒子瞬态效应的带隙基准电路。