1.一种基于环形放大器差分输出的模拟触发异步时序电路，其特征在于，包括：时钟生成模块，用于产生频率fs的多相时钟信号；

并行采样模块，包括多路流水线结构ADC，用于接收多相时钟信号，对模拟输入信号进行采样；

多路复用模块，用于接收各路流水线结构ADC的采样数据，根据各路采样时钟相位先后关系，对数据进行并串转换拼接；

每路所述流水线结构ADC包括时钟产生电路、流水线转换结构、延迟对准寄存器阵列和数字校正电路；

所述时钟产生电路，用于产生两组相位不交叠时钟控制信号，控制所述流水线转换结构的多级流水线利用不同的时序使电路交替工作；

所述流水线转换结构，用于将转换操作分成多级进行，每级转换得到一定位的数字输出位，形成流水线工作方式；

所述延迟对准寄存器阵列，用于将各级流水线转换结构的输出数据调整同步；

所述数字校正电路，用于利用冗余位对转换结果进行纠错；

每级的流水线转换结构包括MDAC和子ADC；

所述MDAC包括采样保持电路、子DAC以及级间增益电路，用于实现数模转换、减法、放大和采样保持四项功能；

所述采样保持电路用于采集子DAC输出的模拟信号，并将采样值保持到下一个时钟周期到来，再供给后级电路量化处理；

所述子DAC，用于将每级的流水线转换结构中的数字输出码转变为模拟信号；

所述级间增益电路为差分输入差分输出环形放大器，用于产生触发信号，使用组合逻辑控制所述流水线结构ADC。

2.如权利要求1所述的一种基于环形放大器差分输出的模拟触发异步时序电路，其特征在于，所述并行采样模块包括3路多级结构的流水线结构ADC，3路流水线结构ADC以采样速率fs/3交替对模拟输入信号进行采样。

3.如权利要求1所述的一种基于环形放大器差分输出的模拟触发异步时序电路，其特征在于，所述子ADC包括比较器阵列，用于将输入信号与一系列参考电压输入比较器阵列进行比较，得到数字码，当输入信号电压大于连接到比较器的参考电压，则该比较器输出为逻辑高电平，否则输出为逻辑低电平。

4.如权利要求3所述的一种基于环形放大器差分输出的模拟触发异步时序电路，其特征在于，所述比较器阵列输出为温度计编码，温度计编码通过一个译码器转换为二进制码。

5.如权利要求1至4任一项所述的一种基于环形放大器差分输出的模拟触发异步时序电路，其特征在于，还包括信号监测电路，所述信号监测电路由逻辑门电路组成，用于监测环形放大器产生的触发信号。