1.一种具有屏蔽效应的超结P柱和N‑沟道的4H‑SiC基VDMOS器件，其特征在于：包括P+多晶硅漏极(1)、N+衬底区(2)、P柱屏蔽区(3)、N柱区(4)、P‑电场终止区(5)、二氧化硅隔离层(6)、P+多晶硅栅电极(7)、P+多晶硅源电极Ⅰ(8)、P+多晶硅源电极Ⅱ(9)、N‑沟道区(10)和N+源区(11)；

所述P+多晶硅源电极Ⅰ(8)位于P柱屏蔽区(3)上方，与P柱屏蔽区(3)的零电位点相连；

所述P+多晶硅源电极Ⅱ(9)位于P‑电场终止区(5)和N+源区(11)上方，并与P‑电场终止区(5)和N+源区(11)相连；

所述P+多晶硅栅电极(7)位于P+多晶硅源电极Ⅰ(8)和P+多晶硅源电极Ⅱ(9)的中间，并延伸至二氧化硅隔离层(6)中；

所述二氧化硅隔离层(6)埋入P柱屏蔽区(3)上端，将P+多晶硅栅电极(7)与P柱屏蔽区(3)、N+源区(11)和N‑沟道区(10)隔离开；

所述N‑沟道区(10)位于N柱区(4)上方和P‑电场终止区(5)左方；

所述N+源区(11)位于N‑沟道区(10)上方和P‑电场终止区(5)左方；

所述N+衬底区(2)位于P柱屏蔽区(3)和N柱区(4)下方；

所述P+多晶硅漏极(1)位于N+衬底区(2)下方；

所述P+多晶硅漏极(1)、N+衬底区(2)、N柱区(4)、P+多晶硅源电极Ⅱ(9)、N‑沟道区(10)和N+源区(11)组成器件的导电区；

所述N柱区(4)和N‑沟道区(10)组成器件的漂移区；

所述P柱屏蔽区(3)和N柱区(4)组成器件的横向超结。

2.根据权利要求1所述的一种具有屏蔽效应的超结P柱和N‑沟道的4H‑SiC基VDMOS器件，其特征在于：所述P+多晶硅源电极Ⅰ(8)的宽为0.4μm，高为0.75μm；所述P+多晶硅源电极Ⅱ(9)的宽为0.9μm，高为0.75μm。

3.根据权利要求1所述的一种具有屏蔽效应的超结P柱和N‑沟道的4H‑SiC基VDMOS器件，其特征在于：所述P+多晶硅栅电极(7)延伸至二氧化硅隔离层(6)中的部分长度为1.25μm，未延伸至二氧化硅隔离层(6)中的部分长度为0.75μm；P+多晶硅栅电极(7)宽为0.4μm；

所述二氧化硅隔离层(6)埋入P柱屏蔽区(3)的长度为2μm，侧壁厚度为0.05μm，位于P+多晶硅栅电极(7)下部的厚度为0.5μm。

4.根据权利要求1所述的一种具有屏蔽效应的超结P柱和N‑沟道的4H‑SiC基VDMOS器件，其特征在于：所述N‑沟道区(10)高为1μm，宽为0.2μm；所述N+源区(11)高为0.25μm，宽为

0.4μm。

5.根据权利要求1所述的一种具有屏蔽效应的超结P柱和N‑沟道的4H‑SiC基VDMOS器件，其特征在于：所述P柱屏蔽区(3)高为14μm；所述N柱区(4)高为12.75μm。

6.根据权利要求1所述的一种具有屏蔽效应的超结P柱和N‑沟道的4H‑SiC基VDMOS器件，其特征在于：所述N+衬底区(2)高为3μm，宽为2μm；所述P+多晶硅漏电极(1)高为0.5μm，宽为2μm。

7.根据权利要求1所述的一种具有屏蔽效应的超结P柱和N‑沟道的4H‑SiC基VDMOS器件，其特征在于：所述P柱屏蔽区(3)、N柱区(4)和P‑电场终止区(5)的掺杂浓度范围为1×

15 ‑3 16 ‑3

10 cm ～5×10 cm ，根据器件尺寸和所需工作电流进行调整。