1.一种基于FPGA的高速Delay‑FxLMS滤波器设计方法，其特征在于，包括以下步骤：首先进行DF‑DFxLMS直接型延迟滤波‑X最小均方算法滤波器设计，DF‑DFxLMS滤波器用于音频主动降噪；然后进行TF‑RDFxLMS转置型重定时滤波‑X最小均方算法滤波器设计，TF‑RDFxLMS滤波器用于高吞吐量实现音频主动降噪；最后进行HS‑TF‑RDFxLMS硬件共享转置形式重定时滤波‑X最小均方算法滤波器设计，HS‑TF‑RDFxLMS滤波器用于低功耗和硬件复杂度实现音频主动降噪；

所述DF‑DFxLMS滤波器具体包括：

第一自适应滤波模块，用于实现N个权值系数与N个输入信号乘法运算，DF‑DFxLMS滤波T器迭代运算公式是y(n)＝X(n)W (n)；y(n)、X(n)、W(n)分别表示为自适应滤波器输出、输入参考信号、滤波器系数向量；

第一误差计算模块，用于实现输出信号与噪声信号减法运算，DF‑DFxLMS滤波器误差计算迭代运算公式是e(n‑m)＝d(n‑m)‑ys(n‑m)；e(n‑m)、d(n‑m)、ys(n‑m)分别表示延迟误差信号、延迟噪声信号、延迟输出信号；n、m分别表示变量、延迟量；

第一权值更新模块，由N个进位加法器组成，用来更新N个权值系数，DF‑DFxLMS滤波器权值更新迭代运算公式是W(n+1)＝W(n)‑2μe(n‑m)x'(n‑m)μ、x'(n‑m)分别步长因子、延迟次级路径信号；

第一次级路径模块，采用LMS算法FIR滤波器进行模型的自适应辨识，来修正LMS算法的误差梯度估计值，DF‑DFxLMS滤波器次级路径迭代运算公式是X'(n)＝s(n)*X(n)；

其中s(n)表示次级信号，*表示卷积运算，X'(n)表示滤波后的输入信号；

所述TF‑RDFxLMS滤波器由三个加法器、三个乘法器、六个寄存器、三个开关和一个门组成，采用脉动阵列设计结构，整个电路的结构对称，在PM结构中，滤波器权值是局部更新，通过添加更多PM结构来增加TF‑RDFxLMS滤波器的阶数，但不会改变滤波器关键路径的大小；

所述HS‑TF‑RDFxLMS滤波器具体包括：

第二自适应滤波模块，用于完成滤波计算，该模块采用FIR结构；

第二误差计算模块，由一个转置型FIR滤波器加上一个减法器构成，其中乘法部分负责计算N个权系数和N个相应的输入样本值的乘法运算；

第二权值更新模块，由N个进位加法器组成，用来更新N个权值系数，其中收敛因子是2的负整数次幂，用相应的乘法运算移位来实现；

第二次级路径模块，作用是修正LMS算法的误差梯度估计值，采用基于LMS算法的FIR滤波器进行模型的自适应辨识。

2.根据权利要求1所述的一种基于FPGA的高速Delay‑FxLMS滤波器设计方法，其特征在于，所述TF‑RDFxLMS滤波器，为了减小自适应滤波器中寄存器数量，同时最小化重定时电路中的时钟周期，将寄存器最小化应用到电路设计中；

在重定时中实现节点V的输出边所需要的寄存器数目关系式为：wr(e)表示重定时后的图Gr中边e的数量，Rv、V分别表示在重定时中实现节点V的输出边所需要的寄存器数目、节点；

在重定时后的电路中，总寄存器的代价关系式为：

COST＝∑Rv。

3.根据权利要求2所述的一种基于FPGA的高速Delay‑FxLMS滤波器设计方法，其特征在于，所述重定时电路，将一个电路G映射到一个重定时的电路Gr，边的权重计算关系式为：wr(e)＝w(e)+r(V)‑r(U)

其中r(V)是原始图中每个节点v的值，r(U)是原始图中每个节点u的值，w(e)是原始图G中边的e的权重，wr(e)是重定时后的图Gr中边e的数量；

对于重定时图的可行性来说，wr(e)≥0对于Gr中的所有边e都是必须保持成立的；令e1,2代表从G1到G2的一条边，而e2,1代表从G2到G1的一条边；

从G1到G2的每条边都增加k个延时为：

wr(e1,2)≥0＝＞w(e1,2)+k≥0

类似地，从G1到G2的每条边e2,1都减去k个延时为：wr(e2,1)≥0＝＞w(e2,1)‑k≥0

将上述过程结合起来并考虑割集的所有边可得：

其中k是重定时电路中延时量，取值范围是0≤k≤1。

4.根据权利要求3所述的一种基于FPGA的高速Delay‑FxLMS滤波器设计方法，其特征在于，所述DF‑DFxLMS滤波器重定时分为三个过程，这三个过程具有一定的先后顺序：①过程对FIR滤波器模块进行重定时操作，由于在误差信号输入端和期望信号输出增加了m个延迟单元，其中的0.25m个延时单元映射到FIR滤波器，另外的0.25m个延时单元映射到滤波器的输出端，经过一轮重定时操作，该自适应滤波器的FIR电路的关键路径为一个乘法器的延时；

②和③过程要对权值更新模块和次级路径模块进行重定时操作，将滤波器输入信号的

0.25m个延时单元分别映射到权值更新部分和次级路径部分，使整个电路的关键路径通过一个乘法器；经过重定时后DFxLMS自适应滤波器延时单元从m减小到0.5m，关键路径从减小到Tmult+Tadd，Tmult、Tadd分别表示一个乘法器运行的时间、一个加法器运行的时间。

5.根据权利要求4所述的一种基于FPGA的高速Delay‑FxLMS滤波器设计方法，其特征在于，所述的HS‑TF‑RDFxLMS架构将抽头合并为:4Tapx,PM(0)、PM(1)、PM(2)和PM(3)四个抽头合并为一个资源4Tap0，将PM(4)、PM(5)、PM(6)和PM(7)四个抽头合并为一个资源4Tap1；

系统分为两组，其中第一组安排4Tap0执行时钟周期0、2、4、6，第二组安排4Tap1执行时钟周期1、3、5、7，采用硬件共享的方式实现自适应滤波器电路设计；

e(n‑2)＝d(n‑2)‑ys(n‑2)

T

＝d(n‑2)‑s(n)*[w(n‑2)x(n‑2)]T

＝d(n‑2)‑w(n‑2)x′(n‑2)

其中：d(n‑2)为加入自适应延迟后噪声信号；s(n)表示次级路径估计信号；*表示卷积运算；y'(n‑2)＝s(n)*y(n‑2)表示滤波后输出信号；

T

第n时刻FIR滤波器的权系数是W(n)＝[wL(n),…,w2(n),w1(n)]；

T

第n时刻参考输入信号是X(n)＝[x(n),…,x(n‑L+2),x(n‑L+1)] 则误差传感器接收到的信号改写为：根据最陡下降法原理递推滤波器系数，通过计算瞬时均方误差来替代计算均方误差是：梯度是

所得瞬时均方误差来替代计算均方误差是：

W(n+1)＝W(n)‑2μe(n‑2)x′(n‑2)HS‑TF‑RDFxLMS算法步长界限是：

其中：μ为步长因子；λmax为滤波‑X信号自相关矩阵的最大特征值。