1.一种基于FPGA的细粒度两并行Systolic FxLMS滤波器设计方法，其特征在于，包括以下步骤：首先进行Systolic FxLMS脉动滤波‑X最小均方算法滤波器设计，Systolic FxLMS滤波器用于音频主动降噪；然后进行两并行Systolic FxLMS滤波器设计，两并行Systolic FxLMS滤波器用于低功耗实现音频主动降噪；最后进行细粒度两并行Systolic FxLMS滤波器设计，细粒度两并行Systolic FxLMS滤波器用于高吞吐量实现音频主动降噪；

所述Systolic FxLMS滤波器具体包括：

自适应滤波模块，用于实现N个权值系数W(n)与N个输入信号X(n)乘法运算，Systolic TFxLMS算法自适应滤波迭代运算公式是y(n)＝W(n)X(n)；

第一误差计算模块，用于实现输出信号y(n)与噪声信号d(n)减法运算，Systolic TFxLMS算法误差计算迭代运算公式是e(n)＝d(n)‑W(n)X'(n)；

第一权值更新模块，由N个进位加法器组成，用来更新N个权值系数，Systolic FxLMS算法权值更新迭代运算公式是W(n+1)＝W(n)+μe(n)X'(n)；μ是Systolic FxLMS算法的步长因子；

第一次级路径模块，采用LMS算法FIR滤波器进行模型的自适应辨识，来修正LMS算法的误差梯度估计值，Systolic FxLMS算法次级路径迭代运算公式是X'(n)＝s(n)*X(n)，其中s(n)表示次级信号，*表示卷积运算，X'(n)表示滤波后的输入信号；

所述两并行Systolic FxLMS滤波器包括：

两并行快速FIR滤波器模块，包括3个长度为N/2的子滤波器、预处理单元和后处理单元，子滤波器表示W0、W0+W1、W1，预处理单元表示一个加法器、后处理单元表示三个加法器和一个延迟单元，迭代运算公式是‑1

Y＝Y0+z Y1

‑2

Y0＝W0X0+z W1X1

Y1＝(W0+W1)(X0+X1)‑W0X0‑W1X1

其中：Y表示两并行快速FIR滤波器输出；Y0表示通道0滤波器输出；Y1表示通道1滤波器输出；W0表示通道0滤波器权值系数；W1表示通道1滤波器权值系数；X0表示通道0滤波器的输入信号；X1表示通道1滤波器的输入信号；z表示延时；

第二误差计算模块，用于实现输出信号 与噪声信号d0(n)减法运算，两并行Systolic FxLMS算法误差计算迭代运算公式为：s0(n)表示通道0次级路径的信号；

第二权值更新模块，由N个进位加法器组成，用来更新N个权值系数，两并行Systolic FxLMS算法权值更新迭代运算公式是第二次级路径模块，采用LMS算法FIR滤波器进行模型的自适应辨识，来修正LMS算法的误差梯度估计值，两并行Systolic  FxLMS算法次级路径迭代运算公式是其中：s0(n)表示通道0次级信号；*表示卷积运算；X0'(n)表示通道0滤波后的输入信号；

X1'(n)表示通道1滤波后的输入信号；

所述细粒度两并行Systolic FxLMS滤波器包括：

乘‑累加运算模块，采用Radix‑4 Booth编码设计16×16并行定点运算与Wallace树结合实现；

融合乘加单元模块，采用部分积产生和Wallace树结合实现，减小关键路径；

4:2压缩树模块，以节省进位的方式连接，改变以往基于全加器的部分积压缩标准方式，引入水平数据通路的思想，同时减少压缩树的级数和关键路径延时；

进位传播加法器模块，采用Han‑Carlson汉卡尔森加法器结构设计，Han‑Carlson加法器结构是一种并行前缀加法结构，其需要的总级数是 其中N1代表操作位数。

2.根据权利要求1所述的一种基于FPGA的细粒度两并行Systolic FxLMS滤波器设计方法，其特征在于，所述Systolic FxLMS滤波器设计多个数据处理模块PM来传输数据，数据流从PM(0)依次传输到PM(N‑1)；当滤波器抽头长度足够长时，对步长因子的约束具体为：其中：μ是Systolic FxLMS算法的步长因子；λmax是滤波‑X信号自相关矩阵的最大特征值。

3.根据权利要求1所述的一种基于FPGA的细粒度两并行Systolic FxLMS滤波器设计方法，其特征在于，所述两并行Systolic FxLMS滤波器，当N＝8,W＝{w0,w1,w2,w3,w4,w5,w6,w7}，两并行快速FIR滤波器模块子滤波器为：W0＝{w0,w2,w4,w6}

W1＝{w1,w3,w5,w7}

W0+W1＝{w0+w1,w2+w3,w4+w5,w6+w7}

两并行Systolic FxLMS滤波器框架，两并行输入信号为：

4.根据权利要求1所述的一种基于FPGA的细粒度两并行Systolic FxLMS滤波器设计方法，其特征在于，所述Radix‑4 Booth编码具体包括：Radix‑4 Booth编码分为3个阶段，第1阶段是进行Booth编码产生部分积，第2个阶段是将部分积输入Wallace压缩树并行压缩至2个操作数，第3个阶段是用加法器将2个操作数相加得到最后的乘积结果。

5.根据权利要求4所述的一种基于FPGA的细粒度两并行Systolic FxLMS滤波器设计方法，其特征在于，所述Wallace树用于优化乘累加运算,将多个数据的累加运算通过树形结构压缩变为两个操作数相加，通过减少累加运算的次数来缩短关键路径的延迟；

Wallace树分为4个阶段，第1阶段用4:2压缩树对Booth编码产生部分积进行压缩运算，第2个阶段用3:2压缩树对生成的部分积进一步压缩，第3阶段用4:2压缩树对上一级生成的部分积进行压缩，第4阶段对最终产生的部分积进行求和计算。