1.一种现场总线芯片架构，其包括CPU交互模块、时钟生成模块、帧编/解码模块、Manchester编/解码模块、RAM数据存储模块、DMA控制器、数据收发模块、CRC帧校验模块、地址识别与管理模块、定时器模块、中断控制器和寄存器堆栈，其特征在于，所述CPU交互模块包括AXI4‑Full总线接口模块和AXI4‑Lite总线接口模块，分别用于实现AXI4‑Full从机时序和AXI4‑Lite从机时序，分别与所述DMA控制器和所述寄存器堆栈对接；

所述时钟生成模块包括波特率计算模块和时钟分频模块，以外接时钟为基准，生成

500KHz时钟，并通过时钟分频模块对500KHz时钟进行分频，得到片内各模块的驱动时钟，包括所述数据收发模块收发现场总线数据的31.25KHz时钟；

所述帧编/解码模块包括帧编码模块和帧解码模块，帧编码模块将发送缓存器中的数据按照数据帧格式编码，为数据添加特征码和CRC校验码，帧解码模块对完成Manchester解码的数据进行帧类识别和数据域提取任务；

所述Manchester编/解码模块对帧编码模块生成的数据帧进行编码，对接收到的总线数据进行解码，并将解码后的数据提交给帧解码模块；

所述DMA控制器为双通道DMA控制器，分别与所述RAM数据存储模块中的RAM发送缓存模块、RAM接收缓存模块相连，通过内置字节编码电路，将片内读写端口输入的数据封装为32位数据写入RAM，同时将RAM读出的32位数据转换为8位数据串行输出，并提供AXI‑Full接口，通过所述CPU交互模块与CPU进行数据交互；

所述数据收发模块具备串行编码电路、并行编码电路、内部数据回环电路和极性纠正电路，负责发送Manchester编码后的数据，并将接收的现场总线数据提交至所述Manchester解码模块；

所述CRC帧校验模块包括CRC16帧尾计算模块和CRC16校验模块，CRC16帧尾计算模块负责为待发送的数据计算16位CRC帧尾，CRC16校验模块对接收到数据进行CRC16校验；

所述地址识别模块根据目的地址起始位置与类型寄存器值，从来自帧解码模块的数据中提取目的地址，并与相应地址寄存器中的地址进行比对，若地址相同则接收数据、否则停止接收；

所述中断控制器根据芯片内部各种错误信号和控制信号向中断类型寄存器写入相应值，并根据中断屏蔽寄存器相应位判断是否产生中断信号，控制信号包括定时器模块时钟溢出信号、地址识别模块识别结果和CRC模块数据校验结果信号；

所述寄存器堆栈包括地址寄存器堆、中断类型寄存器堆、中断屏蔽寄存器堆和控制寄存器堆，用于CPU配置芯片以及芯片向CPU反馈状态信息，所述芯片内置特征码寄存器和最大闲谈时间寄存器，通过配置特征码寄存器和闲谈时间寄存器能使芯片适用于不同现场总线协议。

2.根据权利要求1所述的现场总线芯片架构，其特征在于，所述发送缓存模块基于双口RAM存储器，数据写入端口提供32位AXI4‑Full总线接口，实现与AXI4‑Full总线对接，CPU通过32位AXI4总线将待发送的数据写入发送缓存器，读取端口位宽为8位，芯片内部其他模块通过此端口读取数据；所述接收缓存模块基于双口RAM存储器，数据写入端为8位位宽，芯片从FF总线上接收到的数据通过此端口写入接收缓存器，接收缓存器的读取端口提供32位AXI4‑Full总线接口，实现与AXI4总线对接，CPU通过32位AXI4总线从接收缓存器中读取从FF总线上接收到的数据。

3.根据权利要求1所述的现场总线芯片架构，其特征在于，所述地址寄存器为4字节寄存器，由高字节向低字节依次用于存储2字节链路号、1字节选择器号和1字节节点号，完整的4字节即为长地址，链路号和节点号构成短地址，目的地址位置寄存器存储数据帧中目的地址的起始位置、地址类型寄存器存储数据帧中的目的地址类型；

所述中断类型寄存器存储中断类型信息，包括发送错误中断、接收错误中断和接收中断类型，芯片通过INTR引脚触发CPU中断，CPU通过AXI4‑Lite总线读取中断寄存器获得中断类型，并做出相应动作；

所述中断屏蔽寄存器用于屏蔽相应中断，当中断屏蔽寄存器中的某些位为1时，表示屏蔽与之相对应的中断，芯片在检测到相应事件时，将不产生中断信号，中断引脚保持低电平；若中断屏蔽寄存器的相应位为0，则当芯片在检测到相应事件时，将产生中断信号，将中断引脚置为高电平；

所述控制寄存器存储控制信息，包括发送使能寄存器、待发送数据总量寄存器、接收数据总量寄存器、接收帧帧类寄存器、外部时钟频率寄存器和特征码寄存器。

4.根据权利要求1所述的现场总线芯片架构，其特征在于，所述定时器模块能输出1s定时脉冲、1ms定时脉冲和31.25us定时脉冲。

5.根据权利要求1所述的现场总线芯片架构，其特征在于，所述CPU通过AXI4‑Lite总线将相应信息写入寄存器完成地址配置，CPU收到中断信号后通过AXI4‑Lite总线读取中断类型寄存器判断中断类型，并做出相应回应。

6.根据权利要求1所述的现场总线芯片架构，其特征在于，所述CRC16帧尾计算模块和CRC16校验模块均采用8位并行计算，一次完成8位数据的CRC计算。

7.根据权利要求1所述的现场总线芯片架构，其特征在于，所述发送使能寄存器用于驱动芯片将发送缓存器中的数据发送出去；

所述待发送数据总量寄存器存储所需发送的字节数据；

所述接收数据总量寄存器存储本次接收到的数据总量；

所述接收帧帧类寄存器存储芯片从FF总线上接收到的数据帧的类别信息；

所述外部时钟频率寄存器存储外部时钟的频率，用于波特率计算模块生成500KHz时钟；

所述特征码寄存器存储帧起始符和帧结束符2类特征码，写入的特征码数据为相应前导码、起始符和结束符的16位双相L Manchester编码值。

8.根据权利要求7所述的现场总线芯片架构，其特征在于，所述2类特征码的使能信息控制IEC 1158帧编/解码模块为发送数据添加何种特征码、识别接收数据中的特征码，CPU通过配置特征码寄存器实现芯片对符合IEC 1158规范的不同现场总线协议数据帧的编码与解码能力。