1.一种由计数器和快慢延迟链构成的高精度数字脉宽调制器，其特征在于，包括粗调模块、中调模块、细调模块和输出模块；粗调模块包括计数器、比较器与D触发器，中调模块包括延迟锁相环DLL、慢延迟链、多路选择器MUXA，细调模块包括快延迟链、多路选择器MUXB，输出模块包括脉冲发生器PG1、脉冲发生器PG2和RS触发器；

所述数字脉宽调制器的输入信号为n-bit数字占空比信号D[n-1:0]，时钟信号为Clk1和Clk2，其中Clk1为所述计数器工作时钟信号，Clk2为数字脉宽调制器所在的数字控制开关电源的开关时钟信号；数字脉宽调制器的输出为模拟占空比信号d(t)；所述数字占空比信号D[n-1:0]分为高权位数据D[n-1:p]、中权位数据D[p-1:q]和低权位数据D[q-1:0]三部分，分别输入到粗调模块、中调模块和细调模块，其中q为预设的数字占空比信号的中低权位数据分隔位，p为数字占空比信号的高中权位数据分隔位，p由下式计算得到：fClk1＝fClk2×2n-p

式中，fClk1为计数器工作时钟信号Clk1的频率，fClk2为数字控制开关电源的开关时钟信号Clk2的频率；

所述粗调模块中，所述计数器工作时钟信号Clk1输入计数器，计数器输出的计数信号与数字占空比信号高权位数据一起输入比较器进行比较，当计数信号与数字占空比信号高权位数据相同时，比较器输出一个与计数器工作时钟信号Clk1周期一致的脉冲信号CmpOut，并复位计数信号；脉冲信号CmpOut和计数器工作时钟信号Clk1一起输入D触发器，D触发器输出信号Dout；

所述中调模块中，所述慢延迟链包括多个慢延迟单元；慢延迟链的输入为脉冲信号CmpOut；所述延迟锁相环DLL的输入为D触发器输出信号Dout和慢延迟链的输出SDO；延迟锁相环DLL包括鉴相器PD、电荷泵CP和环路滤波器LF，在延迟锁相环DLL内部，当输入到延迟锁相环DLL的两个信号Dout和SDO的相位不同时，延迟锁相环DLL的输入依次经过鉴相器PD、电荷泵CP和环路滤波器LF后，产生控制电压Vctr；控制电压Vctr连接到慢延迟链中每个慢延迟单元的控制端，调节慢延迟单元的延迟时间；当输入到延迟锁相环DLL的两个信号Dout和SDO的相位相同时，延迟锁相环DLL处于锁定状态，此时慢延迟链中每个慢延迟单元产生的延迟时间均相等；慢延迟链中的每个慢延迟单元的输出端接一个抽头，产生多相延迟时钟信号A；多相延迟时钟信号A连接至多路选择器MUXA的输入端，由输入到多路选择器MUXA的中权位数据控制多路选择器MUXA的输出，多路选择器MUXA的输出信号为MUXA_out；

所述细调模块中，所述快延迟链包括多个快延迟单元；快延迟链的输入为多路选择器MUXA的输出信号MUXA_out；快延迟链的每个快延迟单元的输出端接一个抽头，产生多相延迟时钟信号B；多相延迟时钟信号B连接至多路选择器MUXB的输入端，由输入到多路选择器MUXB的低权位数据控制多路选择器MUXB的输出，多路选择器MUXB的输出信号为MUXB_out；

所述输出模块中，所述脉冲发生器PG1的输入为数字控制开关电源的开关时钟信号Clk2，所述脉冲发生器PG2的输入为多路选择器MUXB的输出信号MUXB_out；脉冲发生器PG1的输出信号PG1_out和脉冲发生器PG2的输出信号PG2_out对RS触发器进行复位和置位操作，RS触发器的输出信号为DPWM输出的模拟占空比信号d(t)。

2.根据权利要求1所述的一种由计数器和快慢延迟链构成的高精度数字脉宽调制器，其特征在于，所述慢延迟链包括2p-q-1个结构完全相同的慢延迟单元，每个慢延迟单元的延迟时间Δt1为：式中，TClk1为计数器工作时钟信号Clk1的周期；

q

所述快延迟链包括2 -1个结构完全相同的快延迟单元，每个快延迟单元的延迟时间Δt0为：

一个慢延迟单元的延迟时间Δt1与一个快延迟单元的延迟时间Δt0之间满足以下关系：

Δt1＝Δt02q。

3.根据权利要求1所述的一种由计数器和快慢延迟链构成的高精度数字脉宽调制器，其特征在于，对RS触发器进行复位和置位操作的过程如下：在数字控制开关电源的开关时钟信号Clk2的每个周期的上升沿，脉冲发生器PG1产生一个窄脉冲信号PG1_out，窄脉冲信号PG1_out置位RS触发器，使RS触发器的输出d(t)变为高电平；多路选择器MUXB的输出信号MUXB_out输入到脉冲发生器PG2，产生一个窄脉冲信号PG2_out，窄脉冲信号PG2_out复位RS触发器，使RS触发器的输出d(t)变为低电平，该低电平一直持续到数字控制开关电源的开关时钟信号Clk2的下一个周期的上升沿到来为止。