1.一种基于双频多相位时钟的高分辨率数字脉宽调制器，其特征在于：包括数据处理单元Data_pro、多相位时钟阵列Clk11array、多相位时钟阵列Clk22array、计数单元Cnt1、计数单元Cnt2、数值相等判定单元Eqd1、数值相等判定单元Eqd2、与门逻辑单元and1、与门逻辑单元and2和RS触发器RS trigger；

输入数字信号data_in[P0:0]经数据处理单元Data_pro处理后，得到控制RS触发器输入端R的数据data_inR[P1:0]和控制RS触发器输入端S的数据data_inS[P2:0]，输入数字信号data_in[P0:0]、数据data_inR[P1:0]和数据data_inS[P2:0均为十进制正整数；

数据data_inR[P1:0]分为高权位数据data_inRH[P1:Q]和低权位数据data_inRL[Q-1:

0]；数据data_inS[P2:0]分为高权位数据data_inSH[P2:Q]和低权位数据data_inSL[Q-1:

0]；

多相位时钟阵列Clk11array的输入信号为频率是f1，周期是T1的时钟信号Clk1，首先产生频率均为f1但相位依次相差T1/N的N个时钟信号Clk11[0～(N-1)]，其中每个时钟信号的占空比均为1/N；再产生频率均为N×f1但相位依次相差T1/(N×M)的M个时钟信号Clk11Nx[0～(M-1)]，每个时钟信号的占空比均为1/M；然后，将这N个时钟信号Clk11[0～(N-1)]和M个时钟信号Clk11Nx[0～(M-1)]分别进行逻辑与处理，得到频率为f1、相位依次相差T1/(N×M)的N×M个时钟信号阵列Clk11array[0～(N×M-1)]；

多相位时钟阵列Clk11array[0～(N×M-1)]的另一个输入信号为data_inRL[Q-1:0]，选择多相位时钟阵列中对应的其中1个时钟信号输出；

多相位时钟阵列Clk22array的输入信号为频率是f2，周期是T2的时钟信号Clk2，首先产生频率均为f2但相位依次相差T2/N的N个时钟信号Clk22[0～(N-1)]，其中每个时钟信号的占空比均为1/N；再产生频率均为N×f2但相位依次相差T2/(N×M)的M个时钟信号Clk22Nx[0～(M-1)]，每个时钟信号的占空比均为1/M；然后，将这N个时钟信号Clk22[0～(N-1)]和M个时钟信号Clk22Nx[0～(M-1)]分别进行逻辑与处理，得到频率为f2、相位依次相差T2/(N×M)的N×M个时钟信号阵列Clk22array[0～(N×M-1)]；

多相位时钟阵列Clk22array[0～(N×M-1)]的另一个输入信号为data_inSL[Q-1:0]，选择多相位时钟阵列中对应的其中1个时钟信号输出；

在系统起始时刻，计数单元Cnt2从0开始计数，其中时钟信号阵列Clk22array[0～(N×M-1)]中相位为0的时钟信号Clk22array[0]为计数时钟，当计数单元Cnt2的计数值等于高权位数据data_inSH[P2:Q]时，数值相等判定单元Eqd2模块输出由0变为1，当输入信号data_inSL[Q-1:0]所对应的多相位时钟阵列Clk22array[0～(N×M-1)]中的时钟信号高电平到来时，与门逻辑单元and2输出变为1，即RS触发器RS trigger的S端被置为1，输出脉冲宽度调制信号DPWM_out输出高电平；

同时，在系统起始时刻，计数单元Cnt1从0开始计数，其中Clk11array[0～(N×M-1)]中相位为0的时钟信号Clk11array[0]为计数时钟，当计数单元Cnt1的计数值等于高权位数据data_inRH[P1:Q]时，数值相等判定单元Eqd1模块输出由0变为1，当输入信号data_inRL[Q-

1:0]所对应的多相位时钟阵列Clk11array[0～(N×M-1)]中的时钟信号高电平到来时，与门逻辑单元and1输出变为1，即RS触发器RS trigger的R端被置为1，输出脉冲宽度调制信号DPWM_out输出低电平。

2.根据权利要求1所述的基于双频多相位时钟的高分辨率数字脉宽调制器，其特征在于：所述多相位时钟阵列Clk11array和多相位时钟阵列Clk22array的频率不同，同时具有N×M个相位时钟，每个相位时钟的占空比均为1/(N×M)。

3.根据权利要求1所述的基于双频多相位时钟的高分辨率数字脉宽调制器，其特征在于：所述输入数字信号data_in[P0:0]与输出脉冲宽度调制信号DPWM_out的占空比成正比。