1.一种人工智能加速器，其特征在于，包括：

至少一个处理模块，每一个所述处理模块包括第一脉动阵列、数据重排单元和第二脉动阵列，其中，所述第一脉动阵列的输出端连接所述数据重排单元的输入端，所述数据重排单元的输出端连接所述第二脉动阵列的输入端：所述第一脉动阵列，用于：将接收的初始数据与所述第一脉动阵列中存储的变换参数进行矩阵乘运算，得到中间数据；

数据重排单元，用于：对所述第一脉动阵列输出的所述中间数据进行数据重排处理，得到重排数据；

所述第二脉动阵列，用于：将所述数据重排单元输出的重排数据与所述第二脉动阵列中存储的所述变换参数进行矩阵乘运算，得到变换结果。

2.根据权利要求1所述的加速器，其特征在于，所述数据重排单元包括：数据重排电路。

3.根据权利要求1所述的加速器，其特征在于，

所述数据重排单元，用于将来自所述第一脉动阵列的各个输出列中的多个中间数据，传输至所述第二脉动阵列的同一输入行；其中，所述多个中间数据在各自所属的输出列中的输出排位相同。

4.根据权利要求1所述的加速器，其特征在于，所述第一脉动阵列包括：至少一个第一处理单元和至少一个第二处理单元；

所述第一处理单元设置有旁路，所述旁路连接所述第一处理单元的输出端与所述第二处理单元的输入端；

所述第一处理单元，用于通过所述旁路将所述第一处理单元接收到的第一输入数据传输至所述第二处理单元的输入端，其中，所述第一处理单元和所述第二处理单元位于不同行。

5.根据权利要求4所述的加速器，其特征在于，

所述第一处理单元，用于：在第一时钟周期接收所述初始数据中的第一输入数据，并对所述第一输入数据进行处理，得到第一处理数据；

所述第二处理单元，用于在所述第一时钟周期之后的第二时钟周期接收所述第一处理单元通过所述旁路输出的所述第一输入数据，并对所述第一输入数据进行处理，得到第二处理数据。

6.根据权利要求4所述的加速器，其特征在于，

所述第一处理单元，还用于：

将所述第一输入数据输入到所述第一处理单元相邻的第三处理单元，所述第三处理单元与所述第一处理单元位于同一行；和/或将所述第一处理单元基于所述第一输入数据得到的第一处理数据传输至所述第一处理单元相邻的第四处理单元，所述第四处理单元与所述第一处理单元位于同一列。

7.根据权利要求4所述的加速器，其特征在于，

所述第一处理单元位于所述第一处理单元所在行的第P列，所述第二处理单元位于所述第二处理单元所在行的第1列；

所述P的数值使得所述第一处理单元将第一初始数据中的所述第一输入数据传输至所述第二处理单元的第二时钟周期与第三时钟周期满足所述第一脉动阵列的输入时钟要求，其中，所述第一初始数据与第二初始数据复用所述第一输入数据，所述第三时钟周期为所述第二初始数据中的第三输入数据进入所述第一脉动阵列的时钟周期。

8.根据权利要求1至7中任一项所述的加速器，其特征在于，所述至少一个处理模块包括第一处理模块和第二处理模块，且所述加速器还包括：复用阵列；

所述复用阵列，用于接收第三输入数据，并通过将所述第三输入数据与存储的所述变换参数进行矩阵乘运算后得到变换结果；其中，所述第三输入数据是基于所述第一处理模块的第一脉动阵列输出的中间数据中的至少一部分和所述第二处理模块的第一脉动阵列输出的中间数据中的至少一部分得到的。

9.根据权利要求8所述的加速器，其特征在于，所述复用阵列包括至少一个第一输入单元和至少一个第二输入单元；

所述至少一个第一输入单元，与所述第一处理模块中的第一数据重排单元的输出端连接，用于接收所述第一数据重排单元输出的重排数据的一部分；

所述至少一个第二输入单元，与所述第二处理模块中的第二数据重排单元的输出端连接，用于接收所述第二数据重排单元输出的重排数据的一部分。

10.根据权利要求8所述的加速器，其特征在于，

所述加速器，还包括：复用选择器和第三数据重排单元；

所述复用选择器，其输入端分别连接第一处理模块的第一脉动阵列的输出端、以及第二处理模块的第一脉动阵列的输出端；其输出端连接所述第三数据重排单元的输入端；

所述复用选择器用于接收所述第一处理模块输出的中间数据中的至少一部分和所述第二处理模块输出的中间数据中的至少一部分，并将接收到的数据输出至所述第三数据重排单元；

所述第三数据重排单元，用于将所述复用选择器输出的数据进行重排处理后输入至所述复用阵列。

11.一种电子设备，其特征在于，包括：权利要求1至10任一所述的人工智能加速器。