1.一种多个拼接显示屏视频同步的显示系统，包括显卡、拼接控制设备和显示屏，其特征在于，

所述显卡包括至少两个用于输出包含具有特定帧率视频信号数据的信号数据的信号输出端口和至少一个用于调整该信号数据帧同步的帧差控制器，该显卡通过数据线和控制线与所述拼接控制设备电连接；

所述拼接控制设备数量与所述信号输出端口一致、并包括用于连续存储该信号输出端口处传输的信号数据的读写缓存模块和用于对该读写缓存模块中所存储的信号数据进行分割或分屏处理的拼接控制模块，所述读写缓存模块通过数据线一一对应地与所述信号输出端口电连接、并通过控制线与所述帧差控制器连接，所述拼接控制模块与该读写缓存模块电连接；

所述显示屏数量与所述信号输出端口一致，该显示屏用于显示经过分割或分屏处理后的信号数据、并与所述拼接控制模块电连接。

2.如权利要求1所述的多个拼接屏视频同步的显示系统，其特征在于，所述读写缓存模块包括第一循环缓存单元、第二循环缓存单元和第三循环缓存单元；所述显卡和所述拼接控制模块依次循环地在不同的循环缓存单元中分别对该读写缓存模块进行写入和读取，所述显卡的写入操作比所述拼接控制模块的读取操作早一帧。

3.如权利要求1所述的多个拼接屏视频同步的显示系统，其特征在于，所述拼接控制模块包括FPGA芯片。

4.如权利要求1所述的多个拼接屏视频同步的显示系统，其特征在于，所述控制线为HDMI中用于传输控制数据的SDA线和用于通信时钟的SCL线。

5.如权利要求1所述的多个拼接屏视频同步的显示系统，其特征在于，所述控制线为DisplayPort中用于传输设定与控制指令的双向传输辅助通道。

6.一种多个拼接显示屏视频同步的显示方法，其特征在于，该方法包括：

步骤S1，所述显卡中的至少一个信号输出端口通过数据线将包含具有特定帧率视频信号数据的信号数据传输至与所述信号输出端口一一对应的读写缓存模块；

步骤S2，所述具有特定帧率视频信号数据的信号数据传输至不同的读写缓存模块后，该读写缓存模块通过控制线将其当前各个循环缓存单元的状态传输至显卡中的帧差控制器；

步骤S3，该帧差控制器与各个读写缓存模块通过控制线进行相互通信控制，并根据当前各读写缓存模块中的循环缓存单元的状态，控制各个读写缓存模块中的视频信号数据的帧率保持同步，来实现各个显示屏的帧同步；

步骤S4，该拼接控制设备中的拼接控制模块在读写缓存模块中读取信号数据，并经过分割或分屏处理后传输至显示屏，显示屏显示该处理后的内容。

7.如权利要求6所述的多个拼接屏视频同步的显示方法，其特征在于，在步骤S3中，该帧差控制器根据当前各读写缓存模块中的循环缓存单元的状态，通过控制信号输出端口来调整该信号输出端口自身的帧的输出速率来达到帧同步。

8.如权利要求6所述的多个拼接屏视频同步的显示方法，其特征在于，在步骤S3中，该帧差控制器根据当前各读写缓存模块中的循环缓存单元的状态，控制各个拼接控制设备通过丢弃一帧或者重复一帧的方式来达到帧同步。

9.如权利要求6所述的多个拼接屏视频同步的显示方法，其特征在于，所述显卡和所述拼接控制模块连续依次循环且在不同的循环缓存单元中分别对该读写缓存模块进行写入和读取，所述显卡的写入操作比所述拼接控制模块的读取操作早一帧；所述读写缓存模块包括第一循环缓存单元、第二循环缓存单元和第三循环缓存单元，所述显卡写入信号数据至该第一循环缓存单元，所述拼接控制模块从该第三循环缓存单元读取；当所述显卡写入信号数据至该第二循环缓存单元，所述拼接控制模块从该第一循环缓存单元读取；当所述显卡写入信号数据至该第三循环缓存单元，所述拼接控制模块从该第二循环缓存单元读取，如此不断循环。

10.如权利要求6所述的多个拼接屏视频同步的显示方法，其特征在于，所述控制线为HDMI中用于传输控制数据的SDA线和用于通信时钟的SCL线。