1.一种容忍任意三节点翻转并过滤瞬态脉冲的锁存器，其特征在于：包括：

三个分别由6对PN晶体管构建的存储模块，即第一存储模块DICE1、第二存储模块DICE2和第三存储模块DICE3；

三个反相器，即第一反相器Inv1、第二反相器Inv2和第三反相器Inv3；

一个施密特触发器，即ST；

六个传输门，即第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5和第六传输门TG6；

所述第一存储模块DICE1设有信号输入输出共用端N1、信号输入端N2以及第一内部节点N1b、第二内部节点N2b；所述第二存储模块DICE2设有信号输入输出共用端N3、信号输入端N4以及第一内部节点N3b、第二内部节点N4b；所述第三存储模块DICE3设有信号输入输出共用端N5、信号输入端N6以及第一内部节点N5b、第二内部节点N6b；

所述第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5、第六传输门TG6的信号输入端均作为锁存器的数据输入端D；

所述第一传输门TG1的信号输出端与第一存储模块DICE1的信号输入输出共用端N1相连接；所述第二传输门TG2的信号输出端与第一存储模块DICE1的信号输入端N2相连接；所述第三传输门TG3的信号输出端与第二存储模块DICE2的信号输入输出共用端N3相连接；所述第四传输门TG4的信号输出端与第二存储模块DICE2的信号输入端N4相连接；所述第五传输门TG5的信号输出端与第三存储模块DICE3的信号输入输出共用端N5相连接；所述第六传输门TG6的信号输出端与第三存储模块DICE3的信号输入端N6相连接；

所述第一存储模块DICE1包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5和第六NMOS管MN6；其中：第一PMOS管MP1的漏极、第一NMOS管MN1的漏极、第二PMOS管MP2的栅极以及第四NMOS管MN4的栅极相连接，且连接点作为所述第一存储模块DICE1的第一信号输入输出共用端N1；

第五PMOS管MP5的漏极、第五NMOS管MN5的漏极、第三PMOS管MP3的栅极以及第一NMOS管MN1的栅极相连接，且连接点作为所述第一存储模块DICE1的第一内部节点N1b；

第三PMOS管MP3的漏极、第三NMOS管MN3的漏极、第四PMOS管MP4的栅极以及第二NMOS管MN2的栅极相连接，且连接点作为所述第一存储模块DICE1的第二信号输入输出共用端N2；

第六PMOS管MP6的漏极、第六NMOS管MN6的漏极、第一PMOS管MP1的栅极以及第三NMOS管MN3的栅极相连接，且连接点作为所述第一存储模块DICE1的第二内部节点N2b；

第二PMOS管MP2的漏极与第五PMOS管MP5的源极相连接；第四PMOS管MP4的漏极与第六PMOS管MP6的源极相连接；第二NMOS管MN2的漏极与第五NMOS管MN5的源极相连接；第四NMOS管MN4的漏极与第六NMOS管MN6的源极相连接；

第五PMOS管MP5与第六PMOS管MP6的栅极连接系统时钟CLK；第五NMOS管MN5与第六NMOS管MN6的栅极连接反向系统时钟CLKB；

第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6的源极和衬底均连接电源VDD；

第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6的源极和衬底均接地GND；

所述第二存储模块DICE2、所述第三存储模块DICE3与所述第一存储模块DICE1的电路结构相同。

2.根据权利要求1所述的容忍任意三节点翻转并过滤瞬态脉冲的锁存器，其特征在于：

所述第一反相器Inv1的信号输入端与第一存储模块DICE1的信号输入输出共用端N1相连接；所述第二反相器Inv2的信号输入端与第二存储模块DICE2的信号输入输出共用端N3相连接；所述第三反相器Inv3的信号输入端与第三存储模块DICE3的信号输入输出共用端N5相连接；

所述第一反相器Inv1、第二反相器Inv2、第三反相器Inv3的信号输出端相交于一点Qb；

施密特触发器ST的信号输入端与Qb相连接，施密特触发器ST的信号输出端作为锁存器的最终数据输出端Q。

3.根据权利要求1所述的容忍任意三节点翻转并过滤瞬态脉冲的锁存器，其特征在于：

所述施密特触发器ST由三个PMOS管和三个NMOS管组成，三个PMOS管分别为第一PMOS管MP19、第二PMOS管MP20和第三PMOS管MP21，三个NMOS管分别为第一NMOS管MN19、第二NMOS管MN20和第三NMOS管MN21；其中：第一PMOS管MP19的栅极、第二PMOS管MP20的栅极、第一NMOS管MN19的栅极以及第二NMOS管MN20的栅极相连接，且连接点为施密特触发器ST的信号输入端Qb；第三PMOS管MP21 的栅极、第三NMOS管MN21的栅极、第二PMOS管MP20的漏极以及第二NMOS管MN20的漏极相连接，连接点为施密特触发器ST的信号输出端Q；

第一PMOS管MP19的漏极、第二PMOS管MP20的源极、第三PMOS管MP21的漏极相连接；第一NMOS管MN19的漏极、第二NMOS管MN20的源极、第三NMOS管MN21的漏极相连接；第一PMOS管MP19的源极、第三NMOS管MN21的源极、第一PMOS管MP19的衬底、第二PMOS管MP20的衬底、第三PMOS管MP21的衬底均连接电源VDD；第一NMOS管MN19的源极、第三PMOS管MP21的源极、第一NMOS管MN19的衬底、第二NMOS管MN20的衬底、第三NMOS管MN21的衬底均接地。