1.一种集成电路中时钟树布局流程方法，其特征在于，具体包括以下步骤：步骤1：顶层布局，对集成电路中顶层进行硬模块的合理划分和摆放，同时进行电源的分布规划；各个硬模块记做B1，B2，…，Bn，顶层模块记做T；

步骤2：硬模块的物理实现，对硬模块内部宏单元的摆放和电源分布进行规划，对标准单元进行摆放，生成并平衡硬模块中的时钟树；

步骤3：提取硬模块中的时钟树信息，通过报告和脚本将各个硬模块的时钟树延迟信息提取出来，时钟树延迟信息记做CTSB1,CTSB2,…，CTSBn；

步骤4：硬模块间的时钟树偏差的获取，通过计算每两个硬模块间的时钟树延迟的差值，得到时钟树偏差值，硬模块B1和B2的时钟树偏差值记做SkewB1B2=CTSB1‑CTSB2，如果CTSB1的时钟树延迟比CTSB2的时钟树延迟要大，则为正值；否则为负值；

步骤5：在顶层模块T中插入时钟树树偏差补偿装置，根据步骤4获取的时钟偏差值，选择合适的时钟树偏差补偿装置，将时钟树偏差补偿装置放置在两个硬模块中时钟树较短的硬模块边缘；

步骤6：在顶层模块T中进行顶层时钟树的生成，将硬模块的时钟输入点作为可忽略的点，不需要对T的时钟树部分进行平衡，只需要满足DRC的要求；

步骤7：对顶层模块T中各个硬模块之间的信号互连进行布线生成；

步骤8：在进行整个芯片的静态时序分析时，抽取硬模块的接口时序模型；

步骤9：全芯片的静态时序分析，对整个芯片进行静态时序分析，根据结果，对时钟树和时钟树偏差补偿装置进行微调；

步骤10：物理验证，对全芯片进行物理检查，并对不满足规则的地方进行修复。

2.根据权利要求1所述的集成电路中时钟树布局流程方法，其特征在于，该方法还包括：步骤11：产生GDSII数据库；

步骤12：芯片的生产、封装和测试。

3.根据权利要求1所述的集成电路中时钟树布局流程方法，其特征在于，对整个芯片进行静态时序分析时，确保静态压降小于3%‑5%，动态压降小于10%‑15%。

4.根据权利要求1所述的集成电路中时钟树布局流程方法，其特征在于，通过PrimeTime工具进行静态时序分析，PrimeTime工具是Synopsys的软件工具。

5.根据权利要求1所述的集成电路中时钟树布局流程方法，其特征在于，通过Calibre进行物理验证，Calibre为软件工具。

6.根据权利要求1所述的集成电路中时钟树布局流程方法，其特征在于，如果硬模块B1和B2的时钟树偏差值SkewB1B2大于一个时钟周期，从硬模块B1到B2的P1路径会出现建立时间的时序违规，从硬模块B2到B1的P2路径会出现保持时间时序违规；若出现建立时间的时序违规，通过时钟树偏差补偿装置调整时钟树进行修复；若出现保持时间的时序违规，通过增加数据路径延时，或通过时钟树偏差补偿装置调整时钟树进行修复。

7.根据权利要求1所述的集成电路中时钟树布局流程方法，其特征在于，所述时钟树偏差补偿装置包括建立时间时序违规电路和保持时间时序违规电路，时间时序违规电路包括多个第一CELL单元，保持时间时序违规电路包括一个第二CELL单元和多个第三CELL单元；

所述第一CELL单元包括可配置的时钟缓冲器和边沿触发器；

所述第二CELL单元包括低电平有效的锁存器；

所述第三CELL单元包括时钟缓冲器、边沿触发器和低电平有效的锁存器。

8.根据权利要求7所述的集成电路中时钟树布局流程方法，其特征在于，所述时钟缓冲器的延时值为时钟周期的1/4，边沿触发器为时钟上升沿有效的边沿触发器。