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专利号: 2014104712768
申请人: 西南大学
专利类型:发明专利
专利状态:已下证
更新日期:2026-06-16
缴费截止日期: 暂无
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摘要:

权利要求书:

1.基于FPGA的串行总线通信在线重构方法,其特征在于,网络通信过程涉及主站设备和从站设备,具体包括如下步骤:步骤一,对从站设备中的FPGA进行区域划分,并划分为静态区域和通信重构区域,所述静态区域包括重构控制模块和重构主控模块;

步骤二,从站设备识别串行总线的通信协议类型,当串行总线的通信协议类型与所述通信重构区域中的通信协议类型不一致时,激活所述重构控制模块;

步骤三,从站设备中所述重构控制模块向所述重构主控模块发送重构请求,所述重构主控模块收到所述重构请求后进行重构准备,并在确认完成重构准备后发出准备完成信号给所述重构控制模块,所述重构控制模块收到所述准备完成信号后对所述通信重构区域进行在线动态重新配置,使得所述通信重构区域中的通信协议类型与所述串行总线的通信协议类型一致;

所述步骤二中,在激活重构控制模块之前,先通过从站设备中的存储器控制模块测试并建立所述重构控制模块与从站设备的外置存储器之间的数据连接,为网络通信重构准备配置文件,所述配置文件的位置由当前串行总线的通信协议的类型决定;

所述步骤三中,所述重构控制模块向重构主控模块发送重构请求的同时,所述重构控制模块向所述重构主控模块发送重构时钟,所述重构请求信号在整个重构过程中贯穿整个重构过程,直到出现重构成功或者重构错误;

所述重构控制模块接收到重构主控模块的准备完成信号后,等待四个重构时钟周期,并在第四个重构时钟周期结束前存储器控制模块从存储器中读取第一个16bit的数据;

当第四个重构时钟周期结束时,即第四个重构周期的下降沿,存储器控制模块将读取的第一个16bit的数据传输至重构主控模块的数据总线上,第一次等待四个时钟周期以后,在下一个下降沿到达之前读取第二个16bit的数据;

重复上述步骤三的动作直到存储器中的配置文件读取完成且重构主控模块输出重构成功信号到所述重构控制模块。

2.根据权利要求1所述基于FPGA的串行总线通信在线重构方法,其特征在于,从站设备的所述通信重构区域包含串行链路通信协议所包括的物理层,数据链路层和应用层,所述网络通信协议的在线动态重新配置是指:①若从站设备的物理层没有设置可与FPGA芯片相匹配对接的对外接口,则网络通信重构区域包含数据链路层和应用层,②若从站设备的物理层设置有可与FPGA芯片匹配对接的对外接口,则网络通信重构区域进行对物理层,数据链路层和应用层通信重构的过程,实现基于FPGA的串行总线的网络通信在线重构,应用层和物理层的通信重构过程与数据链路层的通信重构过程方法相同。

3.根据权利要求1的基于FPGA的串行总线通信在线重构方法,其特征在于,对网络通信重构区域进行重构之前,将整个静态区域和通信重构区域完全重新配置一次,确定所述通信重构区域的默认通信类型。

4.根据权利要求1的基于FPGA的串行总线通信在线重构方法,其特征在于,所述步骤二中,所述重构控制模块被激活后,重构控制模块冻结所述通信重构区域的所有输入信号,包括所述重构控制模块向所述重构主控模块输出的用于将通信重构区域复位的局部复位信号。

5.根据权利要求1所述的基于FPGA的串行总线通信在线重构方法,其特征在于,所述重构控制模块接收到重构成功信号后在8个重构时钟周期内解除重构请求信号。

6.根据权利要求5所述的基于FPGA的串行总线通信在线重构方法,其特征在于,所述重构请求信号解除后,需要等待通信重构区域的冻结信号成功解除后,所述重构请求信号才能通过重构区域的复位信号进行复位。

7.根据权利要求1所述的基于FPGA的串行总线通信在线重构方法,其特征在于,所述静态区域还包括链路通信检测模块,链路通信检测模块根据串行总线的报文信息识别当前网络的通信协议类型,若识别的当前通信协议类型与重构区域中的通信协议类型不一致,链路通信检测模块激活重构控制模块。