1.一种减小堆叠芯片上互连输入输出管脚面积的方法，其特征在于，在制作堆叠芯片的过程中，通过降低互连输入输出管脚中驱动晶体管的数量、尺寸，以及降低所述互连输入输出管脚中抗静电放电器件晶体管的数量、尺寸，减小所述互连输入输出管脚面积；其中所述堆叠芯片采用微控制器标准系统总线作为管脚进行互连。

2.如权利要求1所述减小堆叠芯片上互连输入输出管脚面积的方法，其特征在于，所述驱动晶体管包括PMOS晶体管、NMOS晶体管。

3.如权利要求1所述减小堆叠芯片上输入输出管脚面积的方法，其特征在于，所述抗静电放电器件晶体管包括MOS管、二极管。

4.如权利要求1所述减小堆叠芯片上互连输入输出管脚面积的方法，其特征在于，所述输入输出管脚中驱动晶体管的尺寸至少减小至原有尺寸的10％；所述输入输出管脚中驱动晶体管的数量最多减少至1个。

5.如权利要求1所述减小堆叠芯片上互连输入输出管脚面积的方法，其特征在于，所述互连输入输出管脚中抗静电释放电路的尺寸或数量最多减至原有尺寸或数量的1/4。

6.如权利要求1所述减小堆叠芯片上互连输入输出管脚面积的方法，其特征在于，所述堆叠芯片通过微控制器标准系统总线作为互连管脚上下堆叠。

7.如权利要求4所述减小堆叠芯片上互连输入输出管脚面积的方法，其特征在于，进一步包括：减小所述互连输入输出管脚中驱动晶体管的数量和尺寸使所述驱动晶体管足以驱动与所述驱动晶体管在同一个互连线上另一端的输入输出管脚。

8.如权利要求5所述减小堆叠芯片上互连输入输出管脚面积的方法，其特征在于，进一步包括：减小所述互连输入输出管脚中抗静电放电器件晶体管的数量和尺寸使所述抗静电放电器件晶体管的抗静电释放能力足以抵抗在互连堆叠芯片管脚时所产生的静电。