1.一种全MOSFET管低温漂、自校准的带隙基准电路系统，其特征包括：自启动电路、VCTAT产生电路、VPTAT产生电路、温度补偿电路；

所述自启动电路用于启动所述带隙基准电路系统，并包括：第19～22PMOS晶体管MP19～MP22、第12～14NMOS晶体管MN12～MN14；

其中，第19～21PMOS晶体管MP19～MP21的栅极接地；

所述第19～21PMOS晶体管MP19～MP21的漏极与源极之间为串联结构；

第19PMOS晶体管MP19的源极接VDD电源；

第12NMOS晶体管MN12的漏极与自身的栅极相连、再与第21PMOS晶体管MP21的漏极相连，第12NMOS晶体管MN12的栅极分别与第13NMOS晶体管MN13的栅极、第14NMOS晶体管MN14的漏极相连，第13NMOS晶体管MN13的漏极与第22PMOS晶体管MP22的栅极相连，第22PMOS晶体管MP22的栅极与第14NMOS晶体管MN14的栅极相连并接入正温度系数电压PTAT；第22PMOS晶体管MP22的源端接VDD电源，第12～14NMOS晶体管MN12～MN14的源极均接地；

所述VPTAT产生电路用于产生正温度系数的电压，并包括：第1～4NMOS晶体管、第1～

8PMOS晶体管MP1～MP8、第一电阻R1；其中，第7PMOS晶体管MP7的栅极与第13NMOS晶体管MN13的漏极相连；

第1PMOS晶体管MP1、第3PMOS晶体管MP3、第5PMOS晶体管MP5、第7PMOS晶体管MP7的源极均接VDD电源；第1PMOS晶体管MP1的栅极与第3PMOS晶体管MP3的栅极相连，第5PMOS晶体管MP5的栅极与第7PMOS晶体管MP7的栅极相连，第2PMOS晶体管MP2的栅极与第4PMOS晶体管MP4的栅极相连，第6PMOS晶体管MP6的栅极与第8PMOS晶体管MP8的栅极相连；第2PMOS晶体管MP2、第4PMOS晶体管MP4、第6PMOS晶体管MP6、第8PMOS晶体管MP8的漏极分别接第1～

4NMOS晶体管MN1～MN4的漏极；第2PMOS晶体管MP2、第4PMOS晶体管MP4、第6PMOS晶体管MP6、第8PMOS晶体管MP8的源极分别与第1PMOS晶体管MP1、第3PMOS晶体管MP3、第5PMOS晶体管MP5、第7PMOS晶体管MP7的漏极相连；

第1～2NMOS晶体管MN1～MN2的源极相连后经过所述第一电阻R1再接地，第3～4NMOS晶体管MN3～MN4的源极接地，第1NMOS晶体管MN1的栅极接负温度系数电压VCTAT，第4NMOS晶体管MN4的栅极接基准电压VREF；第2、4NMOS晶体管MN2、MN4、第2、6PMOS晶体管MP2、MP6的栅极和漏极相连；从而由第1～4PMOS晶体管MP1～MP4、第5～8PMOS晶体管MP5～MP8组成两组自偏置电流镜结构；

所述VCTAT产生电路用于产生负温度系数的电压，并包括：第5～7NMOS晶体管MP5～MP7，第9～10PMOS晶体管MP9～MP10，第二电阻R2；

其中，第9PMOS晶体管MP9的源极接VDD电源，第9PMOS晶体管MP9的栅极接入负温度系数电压VPTAT1，第9PMOS晶体管MP9的漏极分别接第5NMOS晶体管MN5的漏极和栅极以第6NMOS晶体管MN6的栅极；

第10PMOS晶体管MP10的源极接VDD电源、栅极接入负温度系数电压VCTAT、漏极与第

7NMOS晶体管MN7漏极相连；

第5NMOS晶体管M5的源极分别连接第6NMOS晶体管MN6的漏极与第7NMOS晶体管MN7的栅极；

第6NMOS晶体管MN6源极接地，第7NMOS晶体管MN7的漏极与第10PMOS晶体管MP10漏极相连，第7NMOS晶体管MN7的源极连接第二电阻R2后接地，负温度系数电压VCTATC从第7NMOS晶体管MN7源端产生；

所述温度补偿电路包括高温补偿电路和低温补偿电路，并用于对带隙基准电路系统在高低温度时的输出电压进行补偿；

其中，所述高温补偿电路包括：第15～18PMOS晶体管MP15～MP18以及第10～11NMOS晶体管MN10～MN11；

所述低温补偿电路包括：第11～14PMOS晶体管MP11～MP14以及第8～9NMOS晶体管MN8～MN9，第四电阻R4；

其中，第11～18PMOS晶体管MP11～MP18源极接VDD电源，第11PMOS晶体管MP11漏极连接第8NMOS晶体管MN8的漏极和栅极，第12PMOS晶体管MP12漏极连接第9NMOS晶体管MN9的漏极以及第13PMOS晶体管MP13的栅极、漏极，第8、9NMOS晶体管MN8、MN9之间的源极接地、栅极相连；第13、14PMOS晶体管MP13、MP14之间的栅极相连，第14、15PMOS晶体管MP14、MP15之间的漏极均连接第四电阻R4后，输出基准电压VOUT，第16PMOS晶体管MP16栅极和漏极相连后再分别与第15PMOS晶体管MP15的栅极、第17PMOS晶体管MP17漏极相连，第17PMOS晶体管MP17漏极连接第10NMOS晶体管MN10漏极，第18PMOS晶体管MP18的漏极连接第11NMOS晶体管MN11漏极，第10、11NMOS晶体管MN10、MN11的源极接地、栅极之间互相连接；

以所述基准电压VOUT作为带隙基准电路系统的最终输出，且所述基准电压VOUT由正温度系数电压VPTAT、负温度系数电压VCTAT以及温度补偿电压Vd所组成。

2.根据权利要求1所述的全MOSFET管低温漂、自校准的带隙基准电路系统，其特征是，所述自启动电路的输出端为第13NMOS晶体管MN13的漏极，当VDD电源为高电平时，所述自启动电路开始启动，第12NMOS晶体管MN12的栅极为高电平，第12NMOS晶体管MN12与第13NMOS晶体管MN13导通，第12NMOS晶体管MN12与第13NMOS晶体管MN13组成自偏置结构以加强电路驱动能力；通过导通第13NMOS晶体管MN13，使第22PMOS晶体管MP22的栅极产生低电平，使得第7PMOS晶体管MP7的栅极为低电平，并驱动带隙基准电路系统启动；在第22PMOS晶体管MP22的栅极为低电平时，第22PMOS晶体管MP22导通，使得第14NMOS晶体管MN14导通，第

12NMOS晶体管MN12的栅极为低电平，使得所述自启动电路关闭。

3.根据权利要求1所述的全MOSFET管低温漂、自校准的带隙基准电路系统，其特征是，VCTAT产生电路中的第5～7NMOS晶体管MN5～MN7为3个处于亚阈值的NMOS晶体管，并通过调整第5～7NMOS晶体管MN5～MN7的宽长比，使得正温度电压VT的系数为0，从而对调整后的第

5～7NMOS晶体管MN5～MN7输出的栅源电压进行相减后得到负温度系数电压VCTAT并送入VPTAT产生电路。

4.根据权利要求1所述的全MOSFET管低温漂、自校准的带隙基准电路系统，其特征是，所述温度补偿电路在低温区域工作时：通过电流镜设置第12PMOS晶体管MP12的电流为a倍的正温度系数电流IPTAT1；设置第9NMOS晶体管MN9的电流为b倍的负温度系数电流ICTAT，并使第12PMOS晶体管MP12和第9NMOS晶体管MN9之间电流差为负温度系数；其中，第12PMOS晶体管MP12处于饱和区；

所述温度补偿电路在高温区域工作时：设置第17PMOS晶体管MP17的电流为c倍的负温度系数电流ICTAT，设置第10NMOS晶体管MN10的电流为d倍的正温度电流IPTAT1，并使第

17PMOS晶体管MP17和第10NMOS晶体管MN10之间电流差为负温度系数；其中，第17PMOS晶体管MP17处于饱和区。

5.根据权利要求1所述的全MOSFET管低温漂、自校准的带隙基准电路系统，其特征是，所述温度补偿电路在高温区域工作时，第12PMOS晶体管MP12被迫进入线性区，无法达到第

13PMOS晶体管MP13的开启电压，从而使得低温补偿电路关闭；

所述温度补偿电路在低温区域工作时，第17PMOS晶体管MP17被迫进入线性区，无法达到第16PMOS晶体管MP16的开启电压，从而使得高温补偿电路关闭。