欢迎来到利索能及~ 联系电话:18621327849
利索能及
我要发布
收藏
专利号: 2021115231649
申请人: 重庆邮电大学
专利类型:发明专利
专利状态:授权未缴费
专利领域: 基本电子电路
更新日期:2024-10-29
缴费截止日期: 暂无
联系人

摘要:

权利要求书:

1.一种改进的极化码EPC‑MS‑SCL译码方法,其特征在于:针对极化码中基于路径分裂策略辅助串行抵消列表(Path Splitting Selecting Strategy based on Search Set under the Successive Cancellation List,PSS‑SS‑SCL)译码方法性能不足的问题,在极化码编码阶段对信息序列做分段处理,在每段末尾添加增强型奇偶校验码(Enhanced Parity Check,EPC),译码器仅在译码搜索集(Search Set,SS)内元素时进行路径分裂,其余元素直接执行硬判决译码,并在译码完一段序列后立即对该段进行校验,仅保留通过校验的路径。从而减少了错误路径对正确路径的竞争,使正确路径保留到译码结束的概率增加,改善了译码性能,同时减少了译码列表数,使得译码复杂度更低。

2.根据权利1要求所述的一种改进的极化码EPC‑MS‑SCL(Enhanced Parity Check and Monte Carlo Segement aided Successive Cancellation List)译码方法,具体包括以下步骤:

步骤一:信道可靠性估计。选定待设计的极化码码长N,利用高斯近似法计算每一个分裂信道的可靠度衡量参数,依据信道可靠度由高到低对所有分裂信道进行排序,得到排序后的分裂信道位置索引值序列

c

步骤二:确定非冻结比特集合A,冻结比特集合A,搜索集SS。选择前k+m+w个可靠度最大的分裂信道,也就是 中前k+m+w个索引值所对应的分裂信道作为非冻结比特集合A,剩下c

的N‑k‑m‑w个分裂信道作为冻结比特(通常设置为0)集合A ,其中k为一个码字包含的信息比特数量,m表示选取增强型奇偶校验码的位数,w表示添加的循环冗余校验码(Cyclic c

Redundancy Check,CRC)的位数。根据非冻结比特集合A以及冻结比特集合A进而确定搜索集SS。

步骤三:对SS集内元素进行错误率统计。使用Monte Carlo仿真实验对SS集内的元素进行错误率估计:在译码分裂集元素Si时,若译码前存在正确路径且译码Si后也存在正确路径,则记该次译码在Si处成功,若译码Si后不存在正确路径则记该次译码在Si处失败,最后统计得到每个元素译码失败概率。

步骤四:对信息序列 进行分段并添加m位增强型奇偶校验码得到分段后序列步骤五:对序列 进行CRC编码。在 的最后添加w位CRC校验码用于校验前面所有比特从而得到序列

步骤六:对序列 进行极化码编码。将序列 作为非冻结比特输入至极化码编N N

码器进行极化码编码得到极化码编码后的码字P1,再将P1传入信道进行传输。

步骤七:译码。在接收端采用相应的EPC‑MS‑SCL译码器对接收信号进行译码。

3.根据权利2要求所述的一种改进的极化码EPC‑MS‑SCL译码方法,其中步骤四中对信息序列进行分段添加增强型奇偶校验码以及步骤七相应的EPC‑MS‑SCL译码器具体描述为:(1)增强型奇偶校验码。该校验码使用多个校验位,其中某一位校验比特分别为信息序列中某些位的奇偶校验。增强型奇偶校验码的首位校验位的值由所校验的序列所有元素进行传统奇偶校验编码所得,第二位校验位的值由第一位校验码所校验序列中的奇数位进行奇偶校验编码所得;对于第n位校验位的值,由第n‑1位校验码所校验序列中的奇数位进行奇偶校验编码所得。设待校验序列为 此时第i位校验位mi的值由式(1),(2),(3)得到,其中[]表示向下取整函数。

对增强型奇偶校验码检错能力分析,以两位校验码为例:

1)当序列 中出现奇数个错误,可通过m1检测出来;

2)当序列 中出现偶数个错误,此时分为序列 中奇数位和偶数位各自出现奇数个错误以及各自出现偶数个错误两种情况,对于前一种情况,可通过m2检测出来。

因此,两位增强型奇偶校验码可以检测出所有的奇数个错误以及一半的偶数个错误(假设奇数位和偶数位出现错误的概率是一样的),此时检错能力为: 对于n位增强型奇偶校验码,经推导其检错能力为: (n为校验码的位数)。

(2)对信息序列的分段。选取SS集中前m个错误率较高的比特(m为增强型奇偶校验码的总数),接着对m个比特按照信道位置升序排列,首位元素通过判断该位置前面信息比特个数,若前面没有信息比特,则跳过该元素;若信息比特个数小于5,则第一段放置1个校验比特;其他情况则放置2个校验比特。其余元素则比较与前一个元素之差,若等于1,跳过当前元素;若小于5,在该段信息序列放置1个校验比特;其他情况则在该段信息序列放置2个校验比特,直到m个校验比特放置完毕,此时得到分段后序列(3)相应的EPC‑SS‑SCL译码器。该译码器在接收端首先将接收信号转换为对数似然比c

(Logarithm Likelihood Ratio,LLR),然后计算每个比特的判决LLR,若当前比特属于A ,则每条路径直接将该比特值译为0;若当前比特属于SS集,则每条路径直接执行硬判决译码;其他情况则进行普通SCL译码。在译码完一段序列后,立即对当前序列进行校验,仅保留通过校验的路径,若没有一条路径通过校验,则宣布本次译码失败。在译码结束后译码器选择通过CRC校验并具有最大路径度量值(Path Metric,PM)的路径作为译码输出结果。