1.一种减少电容和开关数量的逐次逼近型模数转换器，包括顺次电连接的DAC模块、电压比较器和SAR逻辑控制电路，SAR逻辑控制电路输出开关控制信号控制DAC模块输出，在电压比较器完成比较，其特征在于：所述DAC模块包括同相端处理模块和反相端处理模块，所述同相端处理模块包括同相端电容阵列、同相端开关控制阵列和同相端采样电路，所述同相端电容阵列被串联的耦合电容分为低电位段电容阵列和高电位段电容阵列，每段电容阵列均是以二进制的权值顺序并联的电容，所述高电位段电容阵列的最高权重位由分裂电容组C9和C9s构成，两个分裂电容组中的并联电容数量相等；除所述分裂电容组以外的同相端高电位电容阵列的自由点通过同相端开关控制电路选择连接共模电平Vcm、同相参考电平VRP、反相参考电平VRN或者同相输入信号Vip，所述分裂电容组的自由点通过同相端开关控制电路选择接入同相参考电平VRP、反相参考电平VRN或者同相输入信号Vip；所述同相端电容阵列的公共点作为同相端处理模块的输出接电压比较器的同相输入端；反相端处理模块的电路结构与同相端处理模块对称，其输出接入电压比较器的反相输入端；所述高电位段电容阵列还包括一个单位电容Cc，对单位电容Cc输入采样信号。

2.根据权利要求1所述的减少电容和开关数量的逐次逼近型模数转换器，其特征在于：

所述逐次逼近型模数转换器为10bit，同相端低电位段电容阵列由C1、C2、C3和C4共4个单位电容组组成，同相端高电位段电容阵列由单位电容Cc以及C5、C6、C7、C8、C9和C9s共6个电容组组成；所述电容组C1有1个单位电容，电容组C2由2个单位电容并联，电容组C3由4个单位电容并联，电容组C4由8个单位电容并联；所述电容组C5有1个单位电容，电容组C6由2个单位电容并联，电容组C7由4个单位电容并联，电容组C8由8个单位电容并联，电容组C9由8个单位电容并联，电容组C9s由8个单位电容并联。

3.根据权利要求2所述的减少电容和开关数量的逐次逼近型模数转换器，其特征在于：

所述同相端开关控制阵列包括10个PMOS管M1～M10，18个NMOS管M11～M28；其中，PMOS管M1～M10的源极接电平VRP，栅极分别接反馈信号P<1>～P<9>和P<9s>；NMOS管M11～M18的源极接共模电平Vcm，栅极分别接反馈信号M<1>～M<8>；NMOS管M19～M28的源极接反相参考电平VRN，栅极分别接反馈信号N<1>～N<9>和N<9s>。

4.根据权利要求3所述的减少电容和开关数量的逐次逼近型模数转换器，其特征在于：

PMOS管M1的漏极、NMOS管M11的漏极以及NMOS管M19的漏极相接形成节点Sp1，PMOS管M2的漏极、NMOS管M12的漏极以及NMOS管M20的漏极相接形成节点Sp2，PMOS管M3的漏极、NMOS管M13的漏极以及NMOS管M21的漏极相接形成节点Sp3；PMOS管M4的漏极、NMOS管M14的漏极以及NMOS管M22的漏极相接形成节点Sp4，PMOS管M5的漏极、NMOS管M15的漏极以及NMOS管M23的漏极相接形成节点Sp5，PMOS管M6的漏极、NMOS管M16的漏极以及NMOS管M24的漏极相接形成节点Sp6，PMOS管M7的漏极、NMOS管M17的漏极以及NMOS管M25的漏极相接形成节点Sp7，PMOS管M8的漏极、NMOS管M18的漏极以及NMOS管M26的漏极相接形成节点Sp8，PMOS管M9的漏极和NMOS管M27的漏极相接形成节点Sp9；PMOS管M10的漏极和NMOS管M28的漏极相接形成节点Sp9s。

5.根据权利要求2所述的减少电容和开关数量的逐次逼近型模数转换器，其特征在于：

所述同相端采样电路包括7个PMOS管M1、M5、M6、M9、M10、M13和M14，8个NMOS管M2、M3、M4、M7、M8、M11、M12和M15。

6.根据权利要求5所述的减少电容和开关数量的逐次逼近型模数转换器，其特征在于：

PMOS管M1的源极接正相输入信号Vip，栅极接时钟信号NC_2，漏极与NMOS管M2的漏极连接，NMOS管M2的栅极接时钟信号NC_2，源极接入共模电平VCM，NMOS管M3源极接正相输入信号Vip，栅极接入时钟信号C_2，漏极与M1的漏极以及M2的漏极相连，此节点还与电容阵列中耦合电容Cs的下极板连接；NMOS管M4的漏极接正相输入信号Vip，栅极接入时钟信号C_2，源极与PMOS管M5的源极连接，同时与开关控制阵列节点Sp5连接，PMOS管M5的漏极接正相输入信号Vip，栅极接时钟信号NC_2；PMOS管M6源极接正相输入信号Vip，栅极接时钟信号NC_2，漏极与NMOS管M7的漏极相连，同时接开关控制阵列中的节点Sp6；NMOS管M7源极接正相输入信号Vip，栅极接时钟信号C_2；NMOS管M8的漏极接正相输入信号Vip，栅极接时钟信号C_2，源极与PMOS管M9的源极相连，同时与开关控制阵列的节点Sp7相连，PMOS管M9的漏极接正相输入信号Vip，栅极接入时钟信号NC_2；PMOS管M10源极接入正相输入信号Vip，栅极接时钟信号NC_

2，漏极同NMOS管M11的漏极相连，同时接开关控制阵列节点Sp8，NMOS管M11的源极接正相输入信号Vip，栅极接时钟信号C_2；NMOS管M12的漏极接正相输入信号Vip，栅极接时钟信号C_

2，源极与PMOS管M13的源极相连，同时接开关控制阵列的节点Sp9s，PMOS管M13的漏极接正相输入信号Vip，栅极接时钟信号NC_2；PMOS管M14源极接正相输入信号Vip，栅极接时钟信号NC_2，漏极同NMOS管M15相连，同时接节点Sp9，NMOS管M15源极接正相输入信号Vip，栅极接时钟信号C_2。

7.根据权利要求1所述的减少电容和开关数量的逐次逼近型模数转换器，其特征在于，所述电容阵列的总电容数的计算公式为：

其中，Ctot为电容阵列的总电容，Cu表示单位电容，L表示低电位段位数，M表示高电位段位数，M+L＝N，N为逐次逼近型模数转换器的位数，当且仅当M＝L时，等号成立。

8.根据权利要求1所述的减少电容和开关数量的逐次逼近型模数转换器，其特征在于，所述共模电平Vcm、同相参考电平VRP和反相参考电平VRN的关系式为：Vcm＝1/2(VRP+VRN)。