1.一种数模转换解码技术，其硬件电路特征是包含有DAC控制器、PWM生成、PWM分发、解码开关组；

DAC控制器

由FPGA等具有运算处理数据及信息能力的器件作为核心器件，辅以必要的外围器件构成数据处理系统，其功能是从输入数据(DATA[15:0])中解码出还原模拟信号所需的工作频率(Fsw)、极性运算符(Psw)、占空比(Dsw)、电源级数(Vsw)、开关位置(S[x,y])数据；

PWM生成

由受控的PWM振荡器组成，控制信号是工作频率(Fsw)和占空比(Dsw)，控制结果是受控PWM震荡器的输出信号(PWM)的特征等于控制信号(Fsw、Dsw)的值；

PWM分发

含有两个相同的1对多切换开关，

第一切换开关的输入信号是PWM，以及其位置控制信号是X信号(S[x])，当选择第一位置(S[1])时PWM从驱动信号线一(SW_DRV1)输出，当选择第三位置(S[3])时PWM从驱动信号线三(SW_DRV3)输出，当选择第五位置(S[5])时PWM从驱动信号线五(SW_DRV5)输出，第二切换开关的输入信号是PWM，以及其位置控制信号是Y信号(S[y])，当选择第二位置(S[2])时PWM从驱动信号线二(SW_DRV2)输出，当选择第四位置(S[4])时PWM从驱动信号线四(SW_DRV4)输出，当选择第六位置(S[6])时PWM从驱动信号线六(SW_DRV6)输出；

解码开关组的奇数序号位的开关一(S1)的一端、开关三(S3)的一端、开关五(S5)的一端连接到输出(Vout)的正端(+)，偶数序号位的开关二(S2)的另一端、开关四(S4)的另一端、开关六(S6)的另一端连接到输出(Vout)的负端(‑)，系统地(GND)连接到开关一(S1)的另一端、开关二(S2)的一端，电源节点一(Vdc1)连接到开关三(S3)的另一端、开关四(S4)的一端，电源节点二(Vdc2)连接到开关五(S5)的另一端、开关六(S6)的一端，电源一(BT1)的负极连接到系统地(GND)，电源一(BT1)的正极连接到电源节点一(Vdc1)，

电源二(BT2)的负极连接到电源节点一(Vdc1)，电源二(BT2)的正极连接到电源节点二(Vdc2)，

开关一(S1)的驱动端连接到驱动信号线一(SW_DRV1)，开关二(S2)的驱动端连接到驱动信号线二(SW_DRV2)，开关三(S3)的驱动端连接到驱动信号线三(SW_DRV3)，开关四(S4)的驱动端连接到驱动信号线四(SW_DRV4)，开关五(S5)的驱动端连接到驱动信号线五(SW_DRV5)，开关六(S6)的驱动端连接到驱动信号线六(SW_DRV6)；

等参电源

是指解码开关组的供电电源中，所有串联的电源(BT[1,2,3])的参数(Vdc1＝Vdc2＝Vdc3)是接近的甚至是相等的。

2.一种数模转换解码技术，其解码特征是一个16bit的数据结构(DATA[15:0])包含模数转换编码的采样频率(Fdac)、整数幅值(Ndac)、小数幅值(Ddac)、基压倍数(Mdac)、极性(Pdac)信息；

解码频率(Fsw)

等于采样频率位(DATA[15:14])的值(Fdac)加1后的和(Fdac+1)再乘以频率单位(20kHz)；

极性运算符(Psw)

等于极性位(DATA[0])的值(Pdac)乘以2后的积(2*Pdac)再减去1；

PWM占空比(Dsw)

等于分子除以分母的商，其中

分子等于整数摆幅(Nsw)加小数幅值(Ddac)的和(Nsw+Ddac)再乘以极性运算符(Psw)，分母等于整数摆幅(Nsw)乘以极性运算符(Psw)的积(Nsw*Psw)再加上极性位(DATA[0])的值(Pdac)；

电源级数(Vsw)

等于基压倍数(Mdac)的中间值(Mdac/2)；

开关位置(S[x,y])

正极性输出(Pdac＝1)时，开关二(S2)为固定工作开关，且每次与奇数序号位(S[x])的开关(S[3,5,7……])中的其中一个开关组合为一个开关对(S[3,2]、S[5,2]、S[7,2]……)作为工作开关，

0V输出时开关一(S1)、开关二(S2)组合为一个开关对(S[1,2])作为工作开关，负极性输出(Pdac＝0)时，开关一(S1)为固定工作开关，且每次与偶数序号位(S[y])的开关(S[4,6,8……])中的其中一个开关组合为一个开关对(S[1,4]、S[1,6]、S[1,8]……)作为工作开关。