1.一种具有单置换网络的分层半并行LDPC译码器系统，其特征在于：包括单置换网络的分层译码架构、单置换网络的分层半并行译码架构、分层半并行译码的流水线设计、分层半并行LDPC译码器的硬件构架；

单置换网络的分层译码架构，分层译码在校验节点处理前后都使用置换网络来进行循环移位操作，通过更改从变量节点传递到校验节点的每个信息块的循环移位值，只通过单置换网络就可以完成译码器的循环移位操作；

单置换网络的分层半并行译码架构，全并行结构的译码器消耗大量的硬件资源，采用半并行的译码结构来减少译码器的硬件资源；

分层半并行译码的流水线设计，采用分层半并行译码结构，同时在半层之间加入流水线，增大译码器硬件实现的工作频率；

分层半并行LDPC译码器的硬件构架，用来详细描述译码硬件实现的各个模块。该硬件架构包括顶层控制模块、MUX2_1模块、后验概率信息存储模块、MUX3_1模块、置换网络模块、校验节点功能CFU模块。

2.根据权利要求1所述的一种具有单置换网络的分层半并行LDPC译码器系统，其特征在于：所述单置换网络的分层译码架构包括后验信息存储模块、变量节点处理模块、单置换网络模块和校验节点处理模块，通过修改校验矩阵中的循环移位值，所述单置换网络模块就可以完成分层译码中的两次循环移位操作；

所述后验信息存储模块一端与变量节点处理模块连接，另一端与校验节点处理模块连接；

所述变量节点处理模块一端与后验信息存储模块连接，另一端与单置换网络模块连接；

所述单置换网络模块一端与变量节点处理模块连接，另一端与校验节点处理模块连接；

所述校验节点处理模块一端与单置换网络模块连接，另一端与后验信息存储模块连接；

所述单置换网络模块的循环移位值等于基校验矩阵Hb中两个连续层循环移位值的差值。

3.根据权利要求1所述的一种具有单置换网络的分层半并行LDPC译码器系统，其特征在于：所述单置换网络的分层半并行译码架构包括后验概率信息存储APP RAM单元，变量节点功能单元VFU，校验节点功能单元CFU和置换网络PN单元；

所述后验概率信息存储APP RAM单元一端与变量节点功能单元VFU信号连接，另一端与置换网络PN单元连接；

所述变量节点功能单元VFU一端与后验概率信息存储APP RAM单元连接，另一端与置换网络PN单元连接；

所述置换网络PN单元一端与变量节点功能单元VFU连接，另一端与校验节点功能单元CFU连接；

所述校验节点功能单元CFU一端与置换网络PN单元连接，另一端与后验概率信息存储APP RAM单元连接；

该分层半并行译码架构实例化了i个后验概率信息存储APP RAM单元、i个变量节点功能单元VFU和i个置换网络PN单元，z个验节点功能单元CFU；其中, N是LDPC码的信息码长，z是扩展因子；

所述校验节点功能单元CFU更新分为两个阶段：在第一阶段，前一半后验概率信息通过置换网络被送到每个校验节点功能单元CFU中，并且使用前i个输入来计算最小值，次小值和符号信息，分别称为m1_p1，m2_p1和sg_p1，如公式1所示。其中，sign()表示对i个后验证概率信息 的符号求积，min1()表示求i个后验证概率信息 中的最小值，min2()表示求i个后验证概率信息 中的次小值；

在第二阶段，后一半后验概率信息通过置换网络送到每个校验节点功能单元CFU中，校验节点功能单元CFU用后i个输入的后验概率信息计算最小值，次小值和符号信息，分别称为m1_p2，m2_p2和sg_p2，最终的校验节点更新只能在第二阶段中通过将前一阶段和当前阶段的结果相结合来实现，如公式3所示；

其中，sg_final，m1_final和m2_final分别为后验概率信息计算的最终符号信息，最终最小值和最终次小值；

所述变量节点的更新分为两个阶段，属于前i个LLR块中的后验概率信息在第一阶段被新，后i个LLR块中的后验概率信息在第二阶段被更新。

4.根据权利要求1所述的一种具有单置换网络的分层半并行LDPC译码器系统，其特征在于：所述分层半并行译码的流水线设计采用半并行的译码结构,并在两个半层之间加入流水线设计。该流水线设计的译码时序中一层包括第一个半层和第二个半层，每层包括State_1、State_2、State_3和State_4状态；

所述第一个半层包括VC阶段、RP阶段和CT阶段；所述第二个半层包括VC阶段、RP阶段CF阶段和CF2阶段；

其中，State_1状态对应VC阶段和CF2阶段，State_2状态对应RP阶段和VC阶段，State_3状态对应CT阶段和RP阶段，State_4状态对应CF阶段；

在每个子迭代期间，在CT和CF中执行校验节点跟新的两个阶段，在CF和CF2中执行变量节点跟新的两个阶段。

5.根据权利要求1所述的一种具有单置换网络的分层半并行LDPC译码器系统，其特征在于：所述分层半并行LDPC译码器的硬件构架包括顶层控制模块、MUX2_1模块、置换网络模块、后验概率信息存储模块、MUX3_1模块、校验节点功能CFU模块和顺序输出模块；

所述顶层控制模块通过控制信号的状态转移控制其他模块的时序；

所述mux2_1模块为二选一模块，用来选择译码第一次输入的LLR信息和校验节点更新的后验概率信息，并且与后验概率信息存储模块连接；

所述后验概率信息存储模块对前半部分后验概率信息和后半部分后验概率信息进行存储，并且分别与mux2_1模块、mux3_1模块和顺序输出模块连接；

所述mux3_1模块为三选一模块，用来选择译码第一次输入的LLR信息、校验节点更新的后验概率信息以及当校验矩阵为负数时的全零信息，并且一端与后验概率信息存储模块连接，另一端与置换网络模块连接；

所述置换网络模块用来对并行数据进行循环移位操作，并且一端与mux3_1模块信号连接，另一端与后验概率信息存储模块信号连接；

所述校验节点功能CFU模块用来计算输入中的最小值和次小值以更新外部信息和后验概率信息，并且一端与置换网络模块连接，另一端与mux2_1模块信号连接；

所述顺序输出模块用来译码判决输出，并且与后验概率信息存储模块连接。