1.一种基4频率抽取快速傅里叶变换处理器，包括若干级运算单元；其特征在于，第k级运算单元包括：蝶形运算单元，第k级控制模块，第k级储存单元模块，第k级地址产生模块；

其中，第k级储存单元模块由第k级实部寄存器组和第k级虚部寄存器组构成；第k-1级蝶形运算单元的计算结果实部和虚部分别同时写入第k级实部寄存器和第k级虚部寄存器组；所述写入的寄存器地址由第k级的地址产生模块在第k级控制模块控制下生成，每个时钟周期生成8个地址、对应实部和虚部各4个地址。

2.按权利要求1所述基4频率抽取快速傅里叶变换处理器，其特征在于，所述实部寄存器组与虚部寄存器组结构相同，具体包括：地址译码模块、使能D锁存模块、D锁存器组模块、读出数据模块及写入数据译码模块；其中，地址总线ADD输入地址译码模块，由地址译码模块输出译码结果Decode，译码结果Decode与使能写WE输入使能D锁存器，由使能D锁存器生成使能信号D_LATCH_EN输入D锁存器组模块；译码结果Decode和数据总线DATA输入写入数据译码模块，由数据译码模块输出写入D锁存器组模块的数据DSAVE；所述D锁存器组模块生成数据D_LOCK，数据D_LOCK与译码结果Decode输入读出数据模块，由读出数据模块输出数据DOUT为读出结果；

所述地址译码模块采用4组地址译码器，针对第i组地址译码器(i＝1,2,3,4)，地址变量ADDi[3]、ADDi[2]、ADDi[1]、ADDi[0]组成16个最小项Qim、m＝0,1,2,3,...,15，采用组合逻辑实现译码功能得到译码结果Decode(i,m)：Decode(i,m)＝Qim；

所述使能D锁存模块根据译码结果Decode(i,m)生成使能D锁存器的信号D_LATCH_EN，其逻辑表达式为：

所述写入数据译码根据第i组地址译码器的译码结果为Decode(i,m)与第i组数据线DATAi[n]相与得第二级译码结果D(i,m,n)，n＝0,1；其逻辑表达式为：D(i,m,n)＝DATAi[n]·Decode(i,m)；进而，将第二级译码结果D(i,m,n)通过逻辑或运算得到第m组写入数据DSAVE(m,n)，其逻辑表达式为：所述D锁存器组由多个D锁存器构成、依次编号D_LATCH(n,m)，D锁存器D_LATCH(n,m)的OUT输出端输出数据D_LOCK(n,m)、D端口输入写入数据译码模块的输出数据DSAVE(m,n)、使能端口D_WE连接使能D锁存模块的输出信号D_LATCH_ENm；

所述读出数据模块输出结果DOUT，其第i组的输出结果DOUTi的逻辑表达式为：