1.一种自校准复合结构ADC，其特征在于，包括：电容自校准模块U1、动态比较器U2、电容性数模转换模块U3、全并行4位模数转换模块U4、D触发器U5、D触发器U6、D触发器U7、D触发器U8、主控制模块U9、CMOS互补开关SW1、CMOS互补开关SW2、栅压自举开关SW3、单刀双掷开关SW4和采样电容Cs；

所述动态比较器U2的时钟信号CLK输入端分别与主控制模块U9的时钟信号CLK输入端和全并行4位模数转换模块的时钟信号CLK输入端连接，并作为自校准复合结构ADC的时钟信号CLK输入端；所述电容自校准模块U1的基准电压Vref输入端分别与电容性数模转换模块U3的基准电压Vref输入端和全并行4位模数转换模块U4的基准电压Vref输入端连接，并作为自校准复合结构ADC的基准电压Vref输入端；所述CMOS互补开关SW1的连通端a与CMOS互补开关SW2的连通端a连接，并作为自校准复合结构ADC的共模电压Vcm输入端；所述栅压自举开关SW3的输入端a作为自校准复合结构ADC的模拟电压Vin输入端；所述主控制模块U9的数字信号Dout[13:0]输出端作为自校准复合结构ADC的数字信号Dout[13:0]输出端；所述电容自校准模块U1的供电端VDD分别与动态比较器U2的供电端VDD、电容性数模转换模块U3的供电端VDD、全并行4位模数转换模块U4的供电端VDD、D触发器U5‑U8的供电端VDD、主控制模块U9的供电端VDD、CMOS互补开关SW1的供电端VDD、CMOS互补开关SW2的供电端VDD、栅压自举开关SW3的供电端VDD和单刀双掷开关SW4的供电端VDD连接，并作为自校准复合结构ADC的供电端VDD；所述电容自校准模块U1的公共端GND分别与动态比较器U2的公共端GND、电容性数模转换模块U3的公共端GND、全并行4位模数转换模块U4的公共端GND、D触发器U5‑U8的公共端GND、主控制模块U9的公共端GND、CMOS互补开关SW1的公共端GND、CMOS互补开关SW2的公共端GND、栅压自举开关SW3的公共端GND、单刀双掷开关SW4的公共端GND和采样电容Cs的一端连接，并作为自校准复合结构ADC的公共端GND，并接地；所述电容自校准模块U1的校准控制位信号Cal[6:0]输入端与主控制模块U9的校准控制位信号Cal[6:0]输出端连接；所述电容自校准模块U1的模拟信号Vasc端分别与CMOS互补开关SW1的连通端b和单刀双掷开关SW4的可选端b连接；所述CMOS互补开关SW1的控制端ctl与主控制模块U9的第二自校准控制信号SC2输出端连接；所述单刀双掷开关SW4的可选端a分别与栅压自举开关SW3的输出端b、采样电容Cs的另一端和全并行4位模数转换模块U4的采样电压信号Vs输入端连接；

所述单刀双掷开关SW4的固定端c与动态比较器U2的同相输入端连接；所述单刀双掷开关SW4的控制端ctl和电容性数模转换模块U3的第一自校准控制信号SC1输入端均与主控制模块U9的第一自校准控制信号SC1输出端连接；所述栅压自举开关SW3的控制端ctl与主控制模块U9的采样控制信号SP输出端连接；所述CMOS互补开关SW2的连通端b分别与电容性数模转换模块的模拟信号Vas端和动态比较器U2的反相输入端连接；所述CMOS互补开关SW2的控制端ctl与主控制模块U9的第三自校准控制信号SC3输出端连接；所述动态比较器U2的输出端与主控制模块U9的比较信号COMP输入端连接；所述全并行4位模数转换模块U4的第三位信号BIT3输出端与D触发器U5的输入端D连接，其第二位信号BIT2输出端与D触发器U6的输入端D连接，其第一位信号BIT1输出端与D触发器U7的输入端D连接，其第零位信号BIT0输出端与D触发器U8的输入端D连接；所述D触发器U5的时钟信号clk输入端分别与D触发器U6的时钟信号clk输入端、D触发器U7的时钟信号clk输入端、D触发器U8的时钟信号clk输入端、主控制模块U9的高4位使能控制信号SB输出端和电容性数模转换模块U3的高4位使能控制信号SB输入端连接；所述D触发器U5的输出端Q分别与电容性数模转换模块U3的缓冲信号b13输入端和主控制模块U9的缓冲信号b13输入端连接；所述D触发器U6的输出端Q分别与电容性数模转换模块U3的缓冲信号b12输入端和主控制模块U9的缓冲信号b12输入端连接；所述D触发器U7的输出端Q分别与电容性数模转换模块U3的缓冲信号b11输入端和主控制模块U9的缓冲信号b11输入端连接；所述D触发器U8的输出端Q分别与电容性数模转换模块U3的缓冲信号b10输入端和主控制模块U9的缓冲信号b10输入端连接；所述电容性数模转换模块U3的复位信号RST输入端与主控制模块U9的复位信号RST输出端连接；所述电容性数模转换模块U3的电容控制位信号Ctlb[13:0]输入端与主控制模块U9的电容控制位信号Ctlb[13:

0]输出端连接；

所述全并行4位模数转换模块U4为SMIC130nm工艺CMOS集成电路，用于通过基准电压Vref直接量化采样电压信号Vs，并在D触发器U5‑U8作用下得到第13‑10位数字信号Dout[13:10]的缓冲信号b13‑b10，并将其传递给主控制模块U9，缓存数字信号Dout[13:10]，同时传递给电容性数模转换模块U3，协助其逐次比较；所述电容性数模转换模块U3为SMIC130nm工艺CMOS集成电路，用于在主控制模块U9的控制下，通过基准电压Vref，对采样电压信号Vs进行逐次比较，在动态比较器U2的反相输入端形成逼近电压，使得动态比较器U2逐次得到相应的比较信号COMP，在主控制模块U9的协同下得到第9‑0位数字信号Dout[9:

0]；所述电容自校准模块U1为SMIC130nm工艺CMOS集成电路，用于对电容性数模转换模块U3的内部电容进行校准；所述主控制模块U9为SMIC130nm工艺CMOS时序逻辑专用集成电路ASIC，用于控制电容自校准模块U1对电容性数模转换模块U3的内部电容校准；控制电容性数模转换模块U3的逐次比较；拼接全并行4位模数转换模块U4提供的数字信号Dout[13:10]和通过电容性数模转换模块U3协同动态比较器U2得到的数字信号Dout[9:0]，得到整个14位数字信号Dout[13:0]。

2.根据权利要求1所述的自校准复合结构ADC，其特征在于，所述电容性数模转换模块U3包括：电容C0‑C14、桥接电容Cp、单刀双掷开关SW100‑SW113、单刀双掷开关SW120‑SW123、CMOS互补开关SW114、CMOS互补开关SW115和和与门U10‑U13；

所述电容C7的一端分别与电容C8的一端、电容C9的一端、电容C10的一端、电容C11的一端、电容C12的一端、电容C13的一端、桥接电容Cp的一端和CMOS互补开关SW115的连通端b连接，并作为电容性数模转换模块U3的模拟信号Vas端；所述电容C7的另一端与单刀双掷开关SW107的固定端c连接；所述电容C8的另一端与单刀双掷开关SW108的固定端c连接；所述电容C9的另一端与单刀双掷开关SW109的固定端c连接；所述电容C10的另一端与单刀双掷开关SW110的固定端c连接；所述电容C11的另一端与单刀双掷开关SW111的固定端c连接；所述电容C12的另一端与单刀双掷开关SW112的固定端c连接；所述电容C13的另一端与单刀双掷开关SW113的固定端c连接；所述电容C0的一端分别与电容C1的一端、电容C2的一端、电容C3的一端、电容C4的一端、电容C5的一端、电容C6的一端、桥接电容Cp的另一端、电容C14的一端和CMOS互补开关SW114的连通端a连接；所述电容C0的另一端与单刀双掷开关SW100的固定端c连接；所述电容C1的另一端与单刀双掷开关SW101的固定端c连接；所述电容C2的另一端与单刀双掷开关SW102的固定端c连接；所述电容C3的另一端与单刀双掷开关SW103的固定端c连接；所述电容C4的另一端与单刀双掷开关SW104的固定端c连接；所述电容C5的另一端与单刀双掷开关SW105的固定端c连接；所述电容C6的另一端与单刀双掷开关SW106的固定端c连接；所述CMOS互补开关SW114的控制端ctl与CMOS互补开关SW115的控制端ctl连接，并作为电容性数模转换模块U3的复位信号RST输入端；所述CMOS互补开关SW114的供电端VDD分别与单刀双掷开关SW100‑SW113的供电端VDD、CMOS互补开关SW115的供电端VDD、单刀双掷开关SW120‑SW123的供电端VDD和与门U10‑U13的供电端VDD连接，并作为电容性数模转换模块U3的供电端VDD；所述电容C14的另一端分别与CMOS互补开关SW114的连通端b、CMOS互补开关SW114的公共端GND、CMOS互补开关SW115的连通端a、CMOS互补开关SW115的公共端GND、单刀双掷开关SW100‑SW113的公共端GND、单刀双掷开关SW120‑SW123的公共端GND、与门U10‑U13的公共端GND、单刀双掷开关SW100‑SW109的可选端b和单刀双掷开关SW120‑SW123的可选端b连接，并作为电容性数模转换模块U3的公共端GND；所述单刀双掷开关SW110的可选端b与单刀双掷开关SW120的固定端c连接；所述单刀双掷开关SW111的可选端b与单刀双掷开关SW121的固定端c连接；所述单刀双掷开关SW12的可选端b与单刀双掷开关SW122的固定端c连接；所述单刀双掷开关SW113的可选端b与单刀双掷开关SW123的固定端c连接；所述单刀双掷开关SW110的可选端a与与门U10的输出端Vout连接；所述单刀双掷开关SW111的可选端a与与门U11的输出端Vout连接；所述单刀双掷开关SW112的可选端a与与门U12的输出端Vout连接；所述单刀双掷开关SW113的可选端a与与门U13的输出端Vout连接；

所述单刀双掷开关SW110的控制端ctl分别与单刀双掷开关SW111‑SW113的控制端ctl连接，并作为电容性数模转换模块U3的第一自校准控制信号SC1输入端；所述单刀双掷开关SW100的可选端a分别与单刀双掷开关SW101‑SW109的可选端a和单刀双掷开关SW120‑SW123的可选端a连接，并作为电容性数模转换模块U3的基准电压Vref输入端；所述单刀双掷开关SW100‑SW109和单刀双掷开关SW120‑SW123各自的控制端ctl分别依次作为电容性数模转换模块U3的电容控制位信号Ctlb[0]‑Ctlb[13]输入端；所述与门U10的输入端Vin2分别与门U11‑U13的输入端Vin2连接，并作为电容性数模转换模块U3的高4位使能控制信号SB输入端；所述与门U10‑U13各自的输入端Vin1分别依次作为电容性数模转换模块U3的缓冲信号b10‑b13输入端。

3.根据权利要求2所述的自校准复合结构ADC，其特征在于，所述电容自校准模块U1包括：电容C100‑C107和单刀双掷开关SW200‑SW206；

所述电容C100的一端分别与电容C101‑C107的一端连接，并作为电容自校准模块U1的模拟信号Vasc端；所述电容C100的另一端与单刀双掷开关SW200的固定端c连接；所述电容C101的另一端与单刀双掷开关SW201的固定端c连接；所述电容C102的另一端与单刀双掷开关SW202的固定端c连接；所述电容C103的另一端与单刀双掷开关SW203的固定端c连接；所述电容C104的另一端与单刀双掷开关SW204的固定端c连接；所述电容C105的另一端与单刀双掷开关SW205的固定端c连接；所述电容C106的另一端与单刀双掷开关SW206的固定端c连接；所述单刀双掷开关SW200的供电端VDD分别与单刀双掷开关SW201‑SW206的供电端VDD连接，并作为电容自校准模块U1的供电端VDD，并作为电容自校准模块U1的供电端VDD；所述单刀双掷开关SW200的公共端GND分别与单刀双掷开关SW201‑SW206的公共端GND、单刀双掷开关SW200‑SW206的可选端b和电容C107的另一端连接，并作为电容自校准模块U1的公共端GND；所述单刀双掷开关SW200的可选端a分别与单刀双掷开关SW201‑SW206的可选端a连接，并作为电容自校准模块U1的基准电压Vref输入端；所述单刀双掷开关SW200‑SW206各自的控制端ctl依次作为电容自校准模块U1的校准控制位信号Cal[6]‑Cal[0]输入端。

4.根据权利要求1所述的自校准复合结构ADC，其特征在于，所述全并行4位模数转换模块U4包括：16个PMOS管、15个动态比较器和温度计码解码器U116；

所述温度计码解码器U116的供电端VDD分别与15个动态比较器的供电端VDD连接，并作为全并行4位模数转换模块U4的供电端VDD；所述温度计码解码器U116的公共端GND分别与

15个动态比较器的公共端GND连接，并作为全并行4位模数转换模块U4的公共端GND；第1个PMOS管M101的源极与其栅极连接，并作为全并行4位模数转换模块U4的基准电压Vref输入端；第n个PMOS管的源极分别与第n个PMOS管的栅极、第n‑1个PMOS管M的漏极和第n‑1个比较器的反相输入端连接，1≤n≤16；第16个PMOS管M116的漏极接地；所述15个动态比较器的同相输入端均相互连接，并作为全并行4位模数转换模块U4的采样电压信号Vs输入端；所述15个动态比较器的时钟信号CLK输入端均相互连接，并作为全并行4位模数转换模块U4的时钟信号CLK输入端；所述15个动态比较器的输出端分别依次与温度计码解码器U116的15位信号输入端一一对应连接；

所述温度计码解码器U116为SMIC130nm工艺CMOS组合逻辑专用集成电路ASIC，用于将阶梯式排列的15个动态比较器组合输出的类温度计码样式的15位信号转换为4位二进制数字信号，对于该15位信号，其中有几个高电平信号，则4位二进制数字信号对应的十进制数则为几；所述温度计码解码器U116的四个输出端依次作为全并行4位模数转换模块U4的第三位信号BIT3输出端、第二位信号BIT2输出端、第一位信号BIT1输出端和第零位信号BIT0输出端。

5.根据权利要求3所述的自校准复合结构ADC，其特征在于，所述动态比较器U2和15个动态比较器的结构均相同，包括：时钟信号反相电路、动态放大器和锁存器；

所述时钟信号反相电路的时钟信号CLK输入端与动态放大器的时钟信号CLK输入端连接，并作为动态比较器U2和15个动态比较器的时钟信号CLK输入端；所述时钟信号反相电路的时钟信号CLKN输出端与锁存器的时钟信号CLKN输入端连接；所述动态放大器的输入端V‑作为动态比较器U2和15个动态比较器的反相输入端，其输入端V+作为动态比较器U2和15个动态比较器的同相输入端；所述动态放大器的输出端Vx与锁存器的输入端Vx连接，其输出端Vy与锁存器的输入端Vy连接；所述时钟信号反相电路的供电端VDD分别与动态放大器的供电端VDD和锁存器的供电端VDD连接，并作为动态比较器U2和15个动态比较器的供电端VDD；所述时钟信号反相电路的公共端GND分别与动态放大器的公共端GND和锁存器的公共端GND连接，并作为动态比较器U2和15个动态比较器的公共端GND；所述锁存器的输出端Vout作为动态比较器U2和15个动态比较的输出端；

所述时钟信号反相电路包括：PMOS管M201和NMOS管M202；

所述PMOS管M201的源极作为时钟信号反相电路的供电端VDD，其栅极与NMOS管M202的栅极连接，并作为时钟信号反相电路的时钟信号CLK输入端；所述PMOS管M201的漏极与NMOS管M202的漏极连接，并作为时钟信号反相电路的时钟信号CLKN输出端；所述NMOS管M202的源极作为时钟信号反相电路的公共端GND；

所述动态放大器包括：PMOS管M203、PMOS管M204、PMOS管M205、NMOS管M206和NMOS管M207；

所述PMOS管M203的源极作为动态放大器的供电端VDD，其栅极作为动态放大器的时钟信号CLK输入端，其漏极分别与PMOS管M204的源极和PMOS管M205的源极连接；所述PMOS管M204的栅极作为动态放大器的输入端V‑，其漏极分别与NMOS管M206的漏极和NMOS管M206的栅极连接，并作为动态放大器的输出端Vy；所述PMOS管M205的栅极作为动态放大器的输入端V+，其漏极分别与NMOS管M207的漏极和NMOS管M207的栅极连接，并作为动态放大器的输出端Vx；所述NMOS管M206的源极和NMOS管M207的源极连接，并作为动态放大器的公共端GND；

所述锁存器包括：PMOS管M208、PMOS管M209、PMOS管M210、PMOS管M211、PMOS管M212、NMOS管M213、NMOS管M214、NMOS管M215、PMOS管M216、PMOS管M217、NMOS管M218、PMOS管M219、NMOS管M220和NMOS管M221；

所述PMOS管M208的栅极分别与PMOS管M208的源极和PMOS管M216的源极连接，并作为锁存器的供电端VDD，其漏极分别与PMOS管M209的源极、PMOS管M210的源极、PMOS管M211的源极和PMOS管M212的源极连接；所述PMOS管M209的栅极分别与PMOS管M209的漏极、PMOS管M210的漏极、NMOS管M214的漏极、NMOS管M213的漏极、PMOS管M211的栅极、PMOS管M219的栅极和NMOS管M220的栅极连接；所述PMOS管M211的漏极分别与PMOS管M212的漏极、PMOS管M212的栅极、PMOS管M210的栅极、NMOS管M213的源极、NMOS管M215的漏极、PMOS管M217的栅极和NMOS管M218的栅极连接；所述NMOS管M215的栅极作为锁存器的输入端Vx；所述NMOS管M214的栅极作为锁存器的输入端Vy；所述NMOS管M213的栅极作为锁存器的时钟信号CLKN输入端；所述PMOS管M216的栅极分别与NMOS管M221的栅极、PMOS管M217的漏极和NMOS管M218的漏极连接，其漏极分别与PMOS管M217的源极和PMOS管M219的源极连接；所述PMOS管M219的漏极与NMOS管M220的漏极连接，并作为锁存器的输出端Vout；所述NMOS管M220的源极分别与NMOS管M218的源极和NMOS管M221的漏极连接；所述NMOS管M214的源极分别与NMOS管M215的源极和NMOS管M221的源极连接，并作为锁存器的公共端GND。

6.根据权利要求1所述的自校准复合结构ADC，其特征在于，所述D触发器U5‑U8结构均相同，均包括：PMOS管M301、NMOS管M302、NMOS管M303、PMOS管M304、PMOS管M305、NMOS管M306、NMOS管M307、PMOS管M308、PMOS管M309和NMOS管M310；

所述PMOS管M301的源极分别与PMOS管M305的源极和PMOS管M309的源极连接，并作为D触发器U5‑U8的供电端VDD，其栅极分别与NMOS管M302的栅极、PMOS管M304的栅极和NMOS管M307的栅极连接，并作为D触发器U5‑U8的时钟信号clk输入端，其漏极分别与NMOS管M302的漏极、NMOS管M303的栅极和PMOS管M308的栅极连接；所述NMOS管M302的源极分别与NMOS管M306的源极和NMOS管M310的源极连接，并作为D触发器U5‑U8的公共端GND；所述NMOS管M303的源极与PMOS管M304的漏极连接，并作为D触发器U5‑U8的输入端D，其漏极分别与PMOS管M304的源极、PMOS管M305的栅极和NMOS管M306的栅极连接；所述NMOS管M306的漏极分别与PMOS管M305的漏极、NMOS管M307的源极和PMOS管M308的漏极连接；所述NMOS管M307的漏极分别与PMOS管M308的源极、PMOS管M309的栅极和NMOS管M310的栅极连接；所述NMOS管M310的漏极与PMOS管M309的漏极连接，并作为D触发器U5‑U8的输出端Q。

7.根据权利要求2所述的自校准复合结构ADC，其特征在于，所述与门U10‑U13结构均相同，均包括：PMOS管M401、PMOS管M402、NMOS管M403、NMOS管M404、PMOS管M405和NMOS管M406；

所述PMOS管M401的栅极与NMOS管M403的栅极连接，并作为与门U10‑U13的输入端Vin1，其源极分别与PMOS管M402的源极和PMOS管M405的源极连接，并作为与门U10‑U13的供电端VDD，其漏极分别与PMOS管M402的漏极、NMOS管M403的漏极、PMOS管M405的栅极和NMOS管M406的栅极连接；所述PMOS管M405的漏极与NMOS管M406的漏极连接，并作为与门U10‑U13的输出端Vout；所述NMOS管M406的源极与NMOS管M404的源极连接，并作为与门U10‑U13的公共端GND；所述NMOS管M404的栅极与PMOS管M402的栅极连接，并作为与门U10‑U13的输入端Vin2，其漏极与NMOS管M403的源极连接。

8.根据权利要求1所述的自校准复合结构ADC，其特征在于，所述栅压自举开关SW3包括：PMOS管M501、NMOS管M502、PMOS管M503、电容C501、PMOS管M504、NMOS管M505、NMOS管M506、电容C502、PMOS管M507、PMOS管M508、NMOS管M509、电容C503、PMOS管M510、PMOS管M511、NMOS管M512、NMOS管M513、PMOS管M514、NMOS管M515、NMOS管M516、NMOS管M517、NMOS管M518、PMOS管M519、PMOS管M520、NMOS管M521、PMOS管M522和PMOS管M523；

所述PMOS管M501的栅极分别与NMOS管M502的栅极、PMOS管M511的栅极、NMOS管M512的栅极、PMOS管M522的栅极、PMOS管M523的栅极和NMOS管M521的栅极连接，并作为栅压自举开关SW3的控制端ctl，其漏极分别与NMOS管M502的漏极、电容C501的一端、NMOS管M505的源极、NMOS管M506的栅极、PMOS管M514的栅极和NMOS管M515的栅极连接，其源极分别与PMOS管M503的漏极、PMOS管M508的漏极、PMOS管M511的源极、NMOS管M513的栅极、PMOS管M514的源极、PMOS管M522的漏极、PMOS管M523的源极和PMOS管M507的栅极连接，并作为栅压自举开关SW3的供电端VDD；所述NMOS管M502的源极分别与NMOS管M506的源极、NMOS管M515的源极、PMOS管M520的栅极和NMOS管M521的源极连接，并作为栅压自举开关SW3的公共端GND；所述PMOS管M503的源极分别与电容C501的另一端、PMOS管M507的源极和PMOS管M504的漏极连接，其栅极分别与PMOS管M504的源极和NMOS管M505的漏极连接；所述PMOS管M504的栅极与NMOS管M505的栅极连接；所述NMOS管M506的漏极分别与电容C502的一端、NMOS管M512的源极和NMOS管M516的源极连接；所述PMOS管M508的源极分别与电容C502的另一端、NMOS管M509的栅极和PMOS管M510的源极连接，其栅极分别与PMOS管M510的漏极、NMOS管M513的源极、NMOS管M516的栅极、NMOS管M517的栅极和NMOS管M518的栅极连接；所述PMOS管M511的漏极分别与NMOS管M512的漏极和PMOS管M510的栅极连接；所述NMOS管M513的漏极分别与PMOS管M514的漏极和NMOS管M515的漏极连接；所述NMOS管M509的源极分别与PMOS管M507的漏极和电容C503的一端连接，其漏极分别与NMOS管M518的源极和PMOS管M522的源极连接；所述NMOS管M518的漏极分别与PMOS管M519的源极、NMOS管M516的漏极和NMOS管M517的源极连接，并作为栅压自举开关SW3的输入端a；所述PMOS管M520的漏极分别与电容C503的另一端和PMOS管M519的栅极连接，其源极分别与NMOS管M521的漏极和PMOS管M523的漏极连接；所述PMOS管M519的漏极与NMOS管M517的漏极连接，并作为栅压自举开关SW3的输出端b。

9.根据权利要求3所述的自校准复合结构ADC，其特征在于，所述CMOS互补开关SW1、CMOS互补开关SW2、CMOS互补开关SW114和CMOS互补开关SW115结构均相同，包括：PMOS管M601、NMOS管M602、NMOS管M603和PMOS管M604；

所述PMOS管M601的源极为CMOS互补开关SW1、CMOS互补开关SW2、CMOS互补开关SW114和CMOS互补开关SW115的供电端VDD，其栅极分别与NMOS管M602的栅极和NMOS管M603的栅极连接，并作为CMOS互补开关SW1、CMOS互补开关SW2、CMOS互补开关SW114和CMOS互补开关SW115的控制端ctl，其漏极分别与NMOS管M602的漏极和PMOS管M604的栅极连接；所述NMOS管M602的源极作为CMOS互补开关SW1、CMOS互补开关SW2、CMOS互补开关SW114和CMOS互补开关SW115的公共端GND；所述NMOS管M603的源极与PMOS管M604的漏极连接，并作为CMOS互补开关SW1、CMOS互补开关SW2、CMOS互补开关SW114和CMOS互补开关SW115的连通端a，其漏极与PMOS管M604的源极连接，并作为CMOS互补开关SW1、CMOS互补开关SW2、CMOS互补开关SW114和CMOS互补开关SW115的连通端b；

所述单刀双掷开关SW4、单刀双掷开关SW100‑SW113、单刀双掷开关SW120‑SW123和单刀双掷开关SW200‑SW206结构均相同，包括：PMOS管M701、NMOS管M702、NMOS管M703、PMOS管M704、NMOS管M705和PMOS管M706；

所述PMOS管M701的栅极分别与NMOS管M702的栅极、NMOS管M703的栅极和PMOS管M706的栅极连接，并作为单刀双掷开关SW4、单刀双掷开关SW100‑SW113、单刀双掷开关SW120‑SW123和单刀双掷开关SW200‑SW206的控制端ctl，其漏极分别与NMOS管M702的漏极、PMOS管M704的栅极和NMOS管M705的栅极连接；所述PMOS管M701的源极作为单刀双掷开关SW4、单刀双掷开关SW100‑SW113、单刀双掷开关SW120‑SW123和单刀双掷开关SW200‑SW206的供电端VDD；所述NMOS管M702的源极作为单刀双掷开关SW4、单刀双掷开关SW100‑SW113、单刀双掷开关SW120‑SW123和单刀双掷开关SW200‑SW206的公共端GND；所述NMOS管M703的漏极分别与PMOS管M704的源极、NMOS管M705的漏极和PMOS管M706的源极连接，并作为单刀双掷开关SW4、单刀双掷开关SW100‑SW113、单刀双掷开关SW120‑SW123和单刀双掷开关SW200‑SW206的固定端c；所述NMOS管M703的源极与PMOS管M704的漏极连接，并作为单刀双掷开关SW4、单刀双掷开关SW100‑SW113、单刀双掷开关SW120‑SW123和单刀双掷开关SW200‑SW206的可选端a；所述NMOS管M705的源极与PMOS管M706的漏极连接，并作为单刀双掷开关SW4、单刀双掷开关SW100‑SW113、单刀双掷开关SW120‑SW123和单刀双掷开关SW200‑SW206的可选端b。