1.一种数据交互智能主机终端，其特征在于它包括核心控制单元、DIDO隔离卡电路、AI隔离卡电路、AO隔离卡电路、协处理单元接口电路、串口隔离卡电路、综合通信卡电路、人机交互电路、PWM计数器隔离板电路、IO扩展卡电路和电源管理单元；所述核心控制单元与所述串口隔离卡电路的相应端口双向连接，所述串口隔离卡电路与待测的串口信号端口双向连接；所述核心控制单元与所述综合通信卡电路的相应端口双向连接，所述综合通信卡电路与串行数字信号端口双向连接；所述核心控制单元与所述IO扩展卡电路的相应端口双向连接，所述IO扩展卡电路与多功能数据交互智能从机终端端口双向连接；所述核心控制单元与所述协处理单元接口电路的相应端口双向连接，所述协处理单元接口电路的第一输入端接入侵检测及中断输入信号端口，所述协处理单元接口电路的第一输出端接所述人机交互电路的相应输入端，协处理单元接口电路的第二输出端接所述PWM计数器隔离板电路的相应输入端；所述人机交互电路与所述核心控制单元的相应端口双向连接；所述核心控制单元与所述PWM计数器隔离板电路的相应端口双向连接，待测的脉冲信号端口与所述PWM计数器隔离板电路的相应端口双向连接；所述核心控制单元的输出端接所述AO隔离卡电路的的相应端口输入端，所述AO隔离卡电路的输出端接模拟控制信号端口；所述AI隔离卡电路的输入端接待测量的模拟信号端口，所述AI隔离卡电路的输出端接核心控制单元的相应输入端；所述DIDO隔离卡电路与所述核心控制单元的相应端口双向连接，所述DIDO隔离卡电路与开关信号端口的相应端口双向连接；所述电源管理单元的输出端分别接所述核心控制单元、DIDO隔离卡电路、AI隔离卡电路、AO隔离卡电路、协处理单元接口电路、串口隔离卡电路、综合通信卡电路、人机交互电路、PWM计数器隔离板电路、IO扩展卡电路的相应电源端口，电源管理单元的输入端接外部供电电源；

还包括主板及第一至第十电路板；所述协处理单元接口电路设置在主板上；所述核心控制单元设置在第一电路板上；所述DIDO隔离卡电路设置在第二电路板上；AI隔离卡电路设置在第三电路板上；AO隔离卡电路设置在第四电路板上；串口隔离卡电路设置在第五电路板上；综合通信卡电路设置在第六电路板上；人机交互电路设置在第七电路板上；PWM计数器隔离板电路设置在第八电路板上；IO扩展卡电路设置在第九电路板上；电源管理单元设置在第十电路板上；所述第一至第十电路板以插接方式与所述主板相连接；

所述电源管理单元由芯片U1、芯片U5、芯片U8、稳压管D101、电感L101、电容C101‑电容C105、电阻R101‑电阻R104组成；所述芯片U1的型号为MP2403，芯片U5的型号为APL117‑3.3，芯片U8的型号为DC1212，稳压管D101的型号为SS14；

所述芯片U1的输入脚2脚接外部供电电源WB；芯片U1的输出脚3脚经电感L101作为输出端+5V；电容C101接在芯片U1的输入脚2脚与地之间，稳压管D101接在芯片U1的输出脚3脚与地之间，电容C102接在芯片U1的1脚与3脚之间，芯片U1的4脚接地，芯片U1的5脚经电阻R102接所述输出端+5V，电阻R101接在芯片U1的5脚与地之间，电容C104与电阻R103相串联后接在芯片U1的6脚与地之间，电容C105接在输出端+5V与地之间，电阻R104接在芯片U1的7脚与

2脚之间，电容C103接在芯片U1的8脚与地之间；

所述芯片U5的输入端Vin接输出端+5V，芯片U5的输出端Vout为输出端+3.3V，芯片U5的接地端接地；

所述芯片U8的输入脚2脚接外部供电电源WB，芯片U8的1脚与3脚接地，芯片U8的4脚为输出端+12V；

所述核心控制单元包括嵌入式芯片1U1及其外围元器件开关1S2、晶振1Y101‑1Y102、电阻1R101‑1R103、电容1C101‑1C107、数据锁存器1U2‑1U3和反相器芯片1U8；所述嵌入式芯片

1U1为植入了.Net Micro Framwork微型框架的型号为STM32F103ZET6的嵌入式芯片，所述开关1S2、电阻1R103和电容1C105组成的复位电路接在嵌入式芯片1U1的25脚与地之间，所述晶振1Y102、电阻1R102和电容1C103‑1C104组成的第一晶振电路接在嵌入式芯片1U1的23脚与24脚之间，所述晶振1Y101、电阻1R101和电容1C101‑1C102组成的第二晶振电路接在嵌入式芯片1U1的8脚与9脚之间；所述数据锁存器1U2‑1U3的型号为74HC573，所述数据锁存器

1U2的输入脚2脚‑9脚分别接所述嵌入式芯片1U1的86脚、85脚、114脚、115脚、58脚、59脚、60脚、63脚，数据锁存器1U2的10脚接地，数据锁存器1U2的20脚接所述输出端+3.3V；所述数据锁存器1U3的输入脚2脚‑9脚分别接所述嵌入式芯片1U1的64脚‑68脚、77脚‑79脚，数据锁存器1U3的10脚接地，数据锁存器1U3的20脚接所述输出端+3.3V；所述反相器芯片1U8的型号为74LVC2G04，所述反相器芯片1U8的1脚接所述嵌入式芯片1U1的137脚，所述反相器芯片

1U8的3脚接所述嵌入式芯片1U1的110脚，所述反相器芯片1U8的6脚接数据锁存器1U2的11脚和数据锁存器1U3的11脚，反相器芯片1U8的2脚接地，反相器芯片1U8的5脚接所述输出端+3.3V；

所述核心控制单元还包括芯片1U4、芯片1U5、芯片1U7；

所述芯片1U4的型号为外扩SRAM芯片SRAM‑IS62WV51216BLL，所述芯片1U4的7脚‑10脚、

13脚‑16脚、29脚‑32脚、35脚‑38脚分别接所述嵌入式芯片1U1的86脚、85脚、114脚、115脚、

58脚‑60脚、63脚‑68脚、77脚‑79脚；所述芯片1U4的19脚‑22脚、24脚‑27脚、42脚‑44脚、1脚‑

5脚分别接所述数据锁存器1U3的输出脚12脚‑19脚，数据锁存器1U2的输出脚12脚‑19脚；所述芯片1U4的18脚、23脚、28脚分别接所述嵌入式芯片1U1的80脚‑82脚；所述芯片1U4的6脚、

17脚、39脚‑41脚分别接所述嵌入式芯片1U1的123脚、119脚、41脚‑42脚、118脚；芯片1U4的电源端11脚与33脚接所述输出端+3.3V，电容1C401接在芯片1U4的11脚与地之间，电容

1C402接在芯片1U4的33脚与地之间，电阻1R401接在芯片1U4的6脚与所述输出端+3.3V之间；

所述芯片1U5的型号为外扩FLASH芯片MX29LV320，所述芯片1U5的29脚、31脚、33脚、35脚、38脚、40脚、42脚、44脚、30脚、32脚、34脚、36脚、39脚、41脚、43脚、45脚分别接所述嵌入式芯片1U1的86脚、85脚、114脚、115脚、58脚‑60脚、63脚‑68脚、77脚‑79脚；所述芯片1U5的1脚‑8脚、18脚‑25脚分别接所述数据锁存器1U3的输出脚12脚‑19脚，数据锁存器1U2的输出脚12脚‑19脚；所述芯片1U5的48脚、17脚、16脚、9脚‑10脚分别接所述嵌入式芯片1U1的80脚‑82脚、2脚‑3脚；所述芯片1U5的11脚、12脚、15脚、28脚、26脚分别接所述嵌入式芯片1U1的119脚、25脚、122脚、118脚、125脚；所述芯片1U5的14脚经电阻1R502接所述输出端+3.3V，所述芯片1U5的15脚经电阻1R501接所述输出端+3.3V，所述芯片1U5的37脚接所述输出端+

3.3V，滤波电容1C501接在芯片1U5的37脚与地之间；

所述芯片1U7为外扩存储器MT29F1G08，所述芯片1U7的29脚‑32脚、41脚‑44脚、26脚‑28脚、33脚、40脚、45脚‑47脚分别接所述嵌入式芯片1U1的86脚、85脚、114脚、115脚、58脚‑60脚、63脚‑68脚、77脚‑79脚；所述芯片1U7的7脚、8脚、9脚、18脚分别接所述嵌入式芯片1U1的

122脚、118脚、124脚、119脚；所述芯片1U7的16脚、17脚分别接所述嵌入式芯片1U1的81脚、

80脚；所述芯片1U7的19脚接所述芯片1U5的14脚；所述芯片1U7的12脚、34脚、37脚、39脚均接所述输出端+3.3V，电容1C701接在芯片1U7的12脚与地之间；

所述IO扩展卡电路包括IO扩展总线通信电路和烽火接力主模块电路；所述IO扩展总线通信电路由光耦2U5、与非门2U6、光耦2U1至2U4、芯片2U7至2U8、排阻2RP101至2RP104和电阻2R501至2R506组成；所述光耦2U5的型号为TLP281‑2，与非门2U6的型号为74HC00，光耦

2U1至2U4的型号为TLP281‑4，芯片2U7至2U8的型号为74HC245；

所述烽火接力主模块电路由芯片12U4、放大器12U3、光耦12U1、芯片12U2、芯片12U5、恒流源12U6、三极管12Q01‑三极管12Q03、电位器12RJ01、电阻12R11‑电阻12R15、电阻12R31‑电阻12R35、电阻12R22‑电阻12R27和电容12C31‑电容12C33组成；所述芯片12U4的型号为

74HC74，放大器12U3的型号为LM358，光耦12U1的型号为TLP281‑4，芯片12U2的型号为LM393，芯片12U5的型号为CN5710，恒流源12U6的型号为E‑102T；

所述串口隔离卡电路包括第一至第四串口隔离卡电路；所述第一至第四串口隔离卡电路结构相同；其中第一串口隔离卡电路由芯片10U1至芯片10U7、数字三极管10Q3至数字三极管10Q5、二极管10D1、电阻10R51至电阻10R59和电容10C11至电容10C21组成；所述芯片

10U1的型号为MAX232，芯片10U2的型号为MAX485，芯片10U3的型号为SN75179B，芯片10U4的型号为XC6401，芯片10U5的型号为TLP281‑2，芯片10U6的型号为ADUM1201ARZ，芯片10U7的型号为DC‑DC05；所述三极管10Q3、三极管10Q4为PNP型数字三极管，三极管10Q5为NPN型数字三极管；二极管10D1为共阴极型二极管；第二串口隔离卡电路由芯片2‑10U1至芯片2‑

10U7、数字三极管2‑10Q3至数字三极管2‑10Q5、二极管2‑10D1、电阻2‑10R51至电阻2‑10R59和电容2‑10C11至电容2‑10C21组成；第三串口隔离卡电路由芯片3‑10U1至芯片3‑10U7、数字三极管3‑10Q3至数字三极管3‑10Q5、二极管3‑10D1、电阻3‑10R51至电阻3‑10R59和电容

3‑10C11至电容3‑10C21组成；所述第四串口隔离卡电路由芯片4‑10U1至芯片4‑10U7、数字三极管4‑10Q3至数字三极管4‑10Q5、二极管4‑10D1、电阻4‑10R51至电阻4‑10R59和电容4‑

10C11至电容4‑10C21组成；

所述AI隔离卡电路包括第一AI隔离电路和第二AI隔离电路；所述第一AI隔离电路由放大器4U1、放大器4U2、电阻4R11‑4R18、电阻4R21‑电阻4R28、电阻4R31‑电阻4R38、电容4C11‑

4C12和排阻4RP511‑4RP512组成；所述放大器4U1、放大器4U2的型号均为LM324；

所述AO隔离卡电路由放大器5U1、三极管5Q1‑5Q2、电阻5R1‑5R12和电容5C1‑5C2组成；

所述放大器5U1的型号为LM324；

所述协处理单元接口电路由并串转换输入电路与串并转换输出电路组成；所述并串转换输入电路由芯片6U1、芯片6U5至芯片6U7、芯片6UA至芯片6UB、三极管6Q701‑6Q702、三极管6Q602、电阻6R701‑6R708、电阻6R601‑6R603和电容6C701‑6C702、电容6C601‑6C605组成；

所述芯片6U1的型号为TLP281‑2，所述芯片6U5至芯片6U6的型号为74HC165，芯片6U7的型号为BL1551，芯片6UA的型号为74HC165，芯片6UB的型号为74HC86；

所述串并转换输出电路由芯片7U1至芯片7U5、芯片7U8至芯片7U9、电容7C701至电容

7C705和电容7C708至电容7C709组成；所述芯片7U1至芯片7U5、芯片7U9的型号为74HC594，所述芯片7U8的型号为74HC139；

所述IO扩展总线通信电路的光耦2U5的2脚、4脚均接地，光耦2U5的6脚与8脚接所述输出端+5V，光耦2U5的5脚、7脚分别经电阻2R504、电阻2R503接地；所述与非门2U6的1脚、5脚、

10脚、13脚‑14脚接所述输出端+5V，与非门2U6的3脚与12脚连接，与非门2U6的6脚与9脚连接，与非门2U6的2脚接所述光耦2U5的7脚，与非门2U6的4脚接所述光耦2U5的5脚；

光耦2U1至2U2、芯片2U7、排阻2RP101至2RP102组成信号输出电路；所述排阻2RP101至

2RP102的一端接所述嵌入式芯片1U1的93脚、10‑15脚、132脚，所述排阻2RP101至2RP102的另一端依次接所述光耦2U1的1脚、3脚、5脚、7脚，光耦2U2的1脚、3脚、5脚、7脚；所述光耦2U1的2脚、4脚、6脚、8脚，2U2的2脚、4脚、6脚、8脚均接地；所述光耦2U1的16脚、14脚、12脚、10脚，2U2的16脚、14脚、12脚、10脚均接所述输出端+3.3V；所述光耦2U1的15脚、13脚、11脚、9脚，2U2的15脚、13脚、11脚、9脚依次接芯片2U7的2脚‑9脚；所述芯片2U7的1脚与20脚均接所述输出端+3.3V，芯片2U7的19脚接与非门2U6的6脚；

光耦2U3至2U4、芯片2U8、排阻2RP103至2RP06组成信号输入电路；所述排阻2RP104、

2RP103的一端依次接芯片2U7的11脚‑18脚，所述排阻2RP104、2RP103的另一端依次接所述光耦2U4的7脚、5脚、3脚、1脚，光耦2U3的7脚、5脚、3脚、1脚；所述光耦2U3的2脚、4脚、6脚、8脚，2U4的2脚、4脚、6脚、8脚均接地；所述光耦2U3的16脚、14脚、12脚、10脚，2U4的16脚、14脚、12脚、10脚均接所述输出端+3.3V；所述光耦2U3的15脚、13脚、11脚、9脚，2U4的15脚、13脚、11脚、9脚依次接芯片2U8的2脚‑9脚；所述芯片2U8的1脚与20脚均接所述输出端+3.3V，芯片2U8的19脚接协处理单元接口电路的串并转换输出电路的芯片7U9的4脚；芯片2U8的11脚‑18脚依次接所述嵌入式芯片1U1的132脚、15脚、14脚、13脚、12脚、11脚、10脚、93脚，芯片

2U8的2脚‑9脚经排阻2RP105、2RP106接地；

所述芯片12U4的12脚接嵌入式芯片1U1的49脚，芯片12U4的11脚接嵌入式芯片1U1的50脚，芯片12U4的5脚为烽火接力主模块电路的反馈信号FHFK，芯片12U4的1脚、4脚、10脚、13脚、14脚接所述输出端+3.3V，芯片12U4的2脚经电阻12R14接地，芯片12U4的3脚接所述三极管12Q03的集电极；所述三极管12Q03的集电极经电阻12R34接所述输出端+3.3V，其基极经电阻12R33接所述放大器12U3的7脚，三极管12Q03的发射极接地，电容12C32接在三极管

12Q03的基极与地之间；所述放大器12U3的1脚接所述光耦12U1的6脚，电阻12R31、电阻

12R32相串联后接在所述输出端+3.3V与地之间，放大器12U3的2脚与6脚均接电阻12R31与电阻12R32的节点，放大器12U3的7脚接所述光耦12U1的7脚；放大器12U3的3脚接所述芯片

12U4的12脚，放大器12U3的5脚接所述芯片12U4的11脚；所述光耦12U1的3脚接所述芯片

12U4的9脚，光耦12U1的1脚经所述电位器12RJ01接三极管12Q02的集电极，电阻12R25、电阻

12R24相串联后接在所述12U2的7脚与地之间，三极管12Q02的基极接电阻12R25与电阻

12R24的节点，三极管12Q02的发射极接地，光耦12U1的2脚经恒流源12U6接地，光耦12U1的4脚与光耦12U1的5脚相连接，光耦12U1的8脚经电阻12R15接地，光耦12U1的9脚经电阻12R13接地，光耦12U1的11脚经电阻12R12接地，光耦12U1的10脚、16脚接+5V，光耦12U1的15脚接所述芯片12U4的2脚；所述芯片12U2的5脚接所述光耦12U1的11脚，芯片12U2的7脚经电阻

12R26接所述输出端+5V，芯片12U2的1脚经电阻12R23接所述输出端+5V，芯片12U2的6脚与2脚相连接，芯片12U2的3脚接所述光耦12U1的9脚；所述芯片12U5的1脚接所述芯片12U2的1脚，芯片12U5的3脚经电阻12R27接地，芯片12U5的5脚接所述三极管12Q02的集电极，芯片

12U5的5脚为烽火接力主模块电路的时钟输出端口FHCLK；所述三极管12Q01的基极接所述光耦12U1的12脚，电阻12R21、电阻12R22相串联后接在所述输出端+5V与地之间，芯片12U2的2脚接电阻12R21与电阻12R22的节点，三极管12Q01的集电极为烽火接力主模块电路的信号发送端口FHn；

所述第一串口隔离卡电路的芯片10U7的2脚接所述输出端+5V，第一串口隔离卡电路的芯片10U7的1脚接地，第一串口隔离卡电路的芯片10U7的3脚为输出隔离地，第一串口隔离卡电路的芯片10U7的4脚为输出的隔离电源，所述芯片10U4的2脚接所述芯片10U7的4脚，芯片10U4的1脚经电阻10R59接所述芯片10U7的4脚，数字三极管10Q5的集电极接芯片10U4的1脚，三极管10Q5的基极接芯片10U4的3脚，三极管10Q5的发射极接芯片10U7的3脚，电容

10C21接在三极管10Q5的集电极与芯片10U7的3脚之间；芯片10U4的6脚为第一路输出端VCC1，芯片10U4的4脚为第二路输出端VCC2，芯片10U4的5脚接芯片10U7的3脚，芯片10U4的6脚接所述二极管10D1的第一阳极，芯片10U4的4脚接所述二极管10D1的第二阳极，二极管

10D1的阴极为输出端VCC0，电容10C19接在芯片10U4的6脚与芯片10U7的3脚之间，电容

10C20接在芯片10U4的4脚与芯片10U7的3脚之间；

所述芯片10U6的2脚接所述嵌入式芯片1U1的101脚，芯片10U6的3脚接所述嵌入式芯片

1U1的102脚，芯片10U6的1脚接所述输出端+5V，电阻10R57接在芯片10U6的2脚与7脚之间，电阻10R58接在芯片10U6的3脚与6脚之间，芯片10U6的8脚接所述输出端VCC0，电容10C18接在芯片10U6的1脚与芯片10U7的3脚之间，电容10C17接在芯片10U6的8脚与芯片10U7的3脚之间；所述三极管10Q3的发射极接所述输出端VCC0，三极管10Q3的基极接所述芯片10U5的8脚，三极管10Q3的集电极经电阻10R53接芯片10U7的3脚，所述三极管10Q4的发射极接所述输出端VCC0，三极管10Q4的基极接所述芯片10U5的6脚，三极管10Q4的集电极经电阻10R54接芯片10U7的3脚，三极管10Q4的集电极接所述芯片10U4的3脚；所述芯片10U5的1脚经电阻

10R55接7U9的1脚，芯片10U5的3脚经电阻10R56接7U1的15脚，三极管10Q3的集电极经电阻

10R51接7U9的15脚，三极管10Q4的集电极经电阻10R52接7U1的15脚，芯片10U5的2脚、4脚、5脚、7脚均接芯片10U7的3脚；所述芯片10U2的1脚接芯片10U6的7脚，所述芯片10U2的2脚与3脚相连接后接三极管10Q3的集电极，芯片10U2的4脚接芯片10U6的6脚，芯片10U2的8脚接所述输出端VCC2，电容10C16接在芯片10U2的8脚与芯片10U7的3脚之间；所述芯片10U3的1脚接所述输出端VCC2，芯片10U3的2脚接芯片10U2的1脚，芯片10U3的3脚接芯片10U2的4脚，芯片10U3的7脚接芯片10U2的7脚，芯片10U3的8脚接芯片10U2的6脚；所述芯片10U1的11脚接芯片10U3的3脚，芯片10U1的12脚接芯片10U3的2脚，芯片10U1的13脚接芯片10U3的7脚，芯片10U1的14脚接芯片10U3的8脚，电容10C13接在芯片10U1的1脚与3脚之间，电容10C15接在芯片10U1的4脚与5脚之间，芯片10U1的16脚接所述输出端VCC1，电容10C11接在芯片10U1的

16脚与芯片10U7的3脚之间，电容10C12接在芯片10U1的2脚与芯片10U7的3脚之间，电容

10C14接在芯片10U1的6脚与芯片10U7的3脚之间；

所述第二串口隔离卡电路的芯片2‑10U6的2脚接所述嵌入式芯片1U1的37脚，芯片2‑

10U6的3脚接所述嵌入式芯片1U1的36脚，芯片2‑10U5的3脚接7U1的2脚，芯片2‑10U5的1脚接所述7U9的1脚；所述第三串口隔离卡电路的芯片3‑10U6的2脚接所述嵌入式芯片1U1的70脚，芯片3‑10U6的3脚接所述嵌入式芯片1U1的69脚，芯片3‑10U5的3脚接所述7U1的4脚，芯片3‑10U5的1脚接所述7U9的2脚；所述第四串口隔离卡电路的芯片4‑10U6的2脚接所述嵌入式芯片1U1的112脚，芯片4‑10U6的3脚接所述嵌入式芯片1U1的111脚，芯片4‑10U5的3脚接所述7U1的6脚，芯片4‑10U5的1脚接所述7U9的3脚；

所述DIDO隔离卡电路包括DIDO隔离电路、DI隔离电路、DO隔离电路和DO驱动电路；

所述DO驱动电路包括八路结构相同的驱动电路，分别为第一DO驱动电路至第八DO驱动电路；所述第一DO驱动电路由三极管Q1‑Q2、发光二极管DS1、稳压管D2、电阻R2‑R3组成；所述三极管Q1的集电极依次经电阻R3、电阻R2接外部驱动电源WV，三极管Q1的集电极为输出脚O+，接开关信号端口，三极管Q1的发射极为第一DO驱动电路的输出脚O‑，三极管Q1的基极接所述三极管Q2的集电极；所述三极管Q2的发射极经电阻R2接外部驱动电源WV，三极管Q2的基极为第一DO驱动电路的输入脚OC+；所述稳压管D2接在外部驱动电源WV与所述输出脚O+之间，所述发光二极管DS1接在三极管Q2的发射极与所述输入脚OC+之间；

第二DO驱动电路由三极管2‑Q1至2‑Q2、发光二极管2‑DS1、稳压管2‑D2、电阻2‑R2至2‑R3组成；三极管2‑Q1的集电极为输出脚O+，接开关信号端口，三极管2‑Q1的发射极为第二DO驱动电路的输出脚O‑，三极管2‑Q2的基极为第二DO驱动电路的输入脚OC+；第三DO驱动电路由三极管3‑Q1至3‑Q2、发光二极管3‑DS1、稳压管3‑D2、电阻3‑R2至3‑R3组成；三极管3‑Q1的集电极为输出脚O+，接开关信号端口，三极管3‑Q1的发射极为第三DO驱动电路的输出脚O‑，三极管3‑Q2的基极为第三DO驱动电路的输入脚OC+；第四DO驱动电路由三极管4‑Q1至4‑Q2、发光二极管4‑DS1、稳压管4‑D2、电阻4‑R2至4‑R3组成；三极管4‑Q1的集电极为输出脚O+，接开关信号端口，三极管4‑Q1的发射极为第四DO驱动电路的输出脚O‑，三极管4‑Q2的基极为第四DO驱动电路的输入脚OC+；第五DO驱动电路由三极管5‑Q1至5‑Q2、发光二极管5‑DS1、稳压管5‑D2、电阻5‑R2至5‑R3组成；三极管5‑Q1的集电极为输出脚O+，接开关信号端口，三极管5‑Q1的发射极为第五DO驱动电路的输出脚O‑，三极管5‑Q2的基极为第五DO驱动电路的输入脚OC+；第六DO驱动电路由三极管6‑Q1至6‑Q2、发光二极管6‑DS1、稳压管6‑D2、电阻6‑R2至6‑R3组成；三极管6‑Q1的集电极为输出脚O+，接开关信号端口，三极管6‑Q1的发射极为第六DO驱动电路的输出脚O‑，三极管6‑Q2的基极为第六DO驱动电路的输入脚OC+；第七DO驱动电路由三极管7‑Q1至7‑Q2、发光二极管7‑DS1、稳压管7‑D2、电阻7‑R2至7‑R3组成；三极管7‑Q1的集电极为输出脚O+，接开关信号端口，三极管7‑Q1的发射极为第七DO驱动电路的输出脚O‑，三极管7‑Q2的基极为第七DO驱动电路的输入脚OC+；所述第八DO驱动电路由三极管8‑Q1至8‑Q2、发光二极管8‑DS1、稳压管8‑D2、电阻8‑R2至8‑R3组成；三极管8‑Q1的集电极为输出脚O+，接开关信号端口，三极管8‑Q1的发射极为第八DO驱动电路的输出脚O‑，三极管8‑Q2的基极为第八DO驱动电路的输入脚OC+；

所述DO隔离电路包括第一DO隔离电路和第二DO隔离电路；所述第二DO隔离电路与第一DO隔离电路的结构相同；所述第一DO隔离电路由光耦3U1、排阻3RP1、发光二极管3DO1‑3DO4组成；光耦3U1的2脚、4脚、6脚、8脚相连后接地，光耦3U1的1脚、3脚、5脚、7脚分别经发光二极管3DO1‑3DO4接排阻3RP1的一端，排阻3RP1的另一端为第一DO隔离电路的输入端3MDKI0~

3MDKI3，光耦3U1的16脚、14脚、12脚、10脚分别接第一DO驱动电路至第四DO驱动电路的输入脚OC+，光耦3U1的15脚、13脚、11脚、9脚分别接第一DO驱动电路至第四DO驱动电路的输出脚O‑；

所述第二DO隔离电路由光耦2‑3U1、排阻2‑3RP1、发光二极管2‑3DO1至2‑3DO4组成；光耦2‑3U1的1脚、3脚、5脚、7脚分别经发光二极管2‑3DO1至2‑3DO4接排阻2‑3RP1的一端，排阻

2‑3RP1的另一端为第二DO隔离电路的输入端3MDKI0 3MDKI3，所述光耦2‑3U1的16脚、14脚、~

12脚、10脚分别接第五DO驱动电路至第八DO驱动电路的输入脚OC+，光耦2‑3U1的15脚、13脚、11脚、9脚分别接第五DO驱动电路至第八DO驱动电路的输出脚O‑；

所述DI隔离电路包括第一DI隔离电路和第二DI隔离电路；所述第二DI隔离电路与第一DI隔离电路的结构相同；所述第一DI隔离电路由光耦3U5、排阻3RP3‑3RP4、发光二极管

3DI1‑3DI4组成；光耦3U5的2脚、4脚、6脚、8脚相连后接开关信号的公共端，光耦3U5的1脚、3脚、5脚、7脚分别经排阻3RP4、发光二极管3D11‑3D14接四路开关信号端口，光耦3U5的10脚、

12脚、14脚、16脚相连后接所述输出端+3.3V，光耦3U5的15脚、13脚、11脚、9脚经排阻3RP3接地，光耦3U5的15脚、13脚、11脚、9脚，分别为第一DI隔离电路的信号输出端3MDKO0 3MDKO3；

~

所述第二DI隔离电路由光耦2‑3U5、排阻2‑3RP3至2‑3RP4、发光二极管2‑3DI1至2‑3DI4组成；所述光耦2‑3U5的15脚、13脚、11脚、9脚，分别为第二DI隔离电路的信号输出端3MDKO0~

3MDKO3；

所述DIDO隔离电路由芯片3U2‑3U3、数字三极管3Q1、电阻3R1、电容3C1‑3C2组成，芯片

3U2‑3U3的20脚均接所述输出端+3.3V，芯片3U2‑3U3的10脚均接地，芯片3U2的19脚接芯片

7U8的11脚，芯片3U2的18脚、17脚、16脚、15脚、14脚、13脚、12脚、11脚接芯片3U3的2脚‑9脚，芯片3U2的18脚、17脚、16脚、15脚、14脚、13脚、12脚、11脚分别接所述嵌入式芯片1U1的56‑

57脚、87‑92脚，芯片3U2的1脚接芯片7U9的5脚，芯片3U2的2脚‑5脚接第一DI隔离电路的信号输出端3MDKO0 3MDKO3，芯片3U2的6脚‑9脚接第二DI隔离电路的信号输出端3MDKO0~ ~

3MDKO3；芯片3U3的1脚接芯片7U5的3脚，11脚接数字三极管3Q1的集电极，芯片3U3的19脚、

18脚、17脚、16脚接第一DO隔离电路的输入端3MDKI0 3MDKI3，芯片3U3的15脚、14脚、13脚、~

12脚接第二DO隔离电路的输入端3MDKI0 3MDKI3，数字三极管3Q1的基极接芯片3U2的1脚，~

数字三极管3Q1的发射极接芯片3U2的19脚，电阻3R1接在芯片3U3的11脚与地之间，电容3C1接在芯片3U2的20脚与地之间，电容3C2接在芯片3U3的20脚与地之间；

所述第一AI隔离电路的放大器4U1、放大器4U2的型号均为LM324，所述放大器4U1的同向输入端3脚待测量的模拟信号端口，放大器4U1的同向输入端3脚经电阻4R31接地，放大器

4U1的反向输入端2脚经电阻4R12接地，放大器4U1的输出端1脚经反馈电阻4R11接放大器

4U1的反向输入端2脚；所述放大器4U1的同向输入端5脚接待测量的模拟信号端口，放大器

4U1的同向输入端5脚经电阻4R32接地，放大器4U1的反向输入端6脚经电阻4R14接地，放大器4U1的输出端7脚经反馈电阻4R13接放大器U1的反向输入端6脚；所述放大器4U1的同向输入端10脚接待测量的模拟信号端口，放大器4U1的同向输入端10脚经电阻4R33接地，放大器

4U1的反向输入端9脚经电阻4R16接地，放大器4U1的输出端8脚经反馈电阻4R15接放大器

4U1的反向输入端9脚；所述放大器4U1的同向输入端12脚接待测量的模拟信号端口，放大器

4U1的同向输入端12脚经电阻4R34接地，放大器4U1的反向输入端13脚经电阻4R18接地，放大器4U1的输出端14脚经电阻4R17接放大器4U1的反向输入端13脚；所述放大器4U1的4脚接所述输出端+5V，所述电容4C11接在放大器4U1的4脚与地之间；

所述放大器4U2的同向输入端3脚接待测量的模拟信号端口，放大器4U2的同向输入端3脚经电阻4R35接地，放大器4U2的反向输入端2脚经电阻4R22接地，放大器4U2的输出端1脚经反馈电阻4R21接放大器4U2的反向输入端2脚；所述放大器4U2的同向输入端5脚接待测量的模拟信号端口，放大器4U2的同向输入端5脚经电阻4R36接地，放大器4U2的反向输入端6脚经电阻4R24接地，放大器4U2的输出端7脚经反馈电阻4R23接放大器4U2的反向输入端6脚；所述放大器4U2的同向输入端10脚接待测量的模拟信号端口，放大器4U2的同向输入端

10脚经电阻4R37接地，放大器4U2的反向输入端9脚经电阻4R26接地，放大器4U2的输出端8脚经反馈电阻4R25接放大器4U2的反向输入端9脚；所述放大器4U2的同向输入端12脚接待测量的模拟信号端口，放大器4U2的同向输入端12脚经电阻4R38接地，放大器4U2的反向输入端13脚经电阻4R28接地，放大器4U2的输出端14脚经反馈电阻4R27接放大器4U2的反向输入端13脚；所述放大器4U2的4脚接所述输出端+5V，所述电容4C12接在放大器4U2的4脚与地之间；

所述放大器4U1的输出端1脚、7脚、8脚、14脚分别经排阻4RP511接所述嵌入式芯片1U1的34脚、35脚、42脚、43脚；所述放大器4U2的输出端1脚、7脚、8脚、14脚分别经排阻4RP512接所述嵌入式芯片1U1的46脚、47脚、26脚、27脚；

所述第二AI隔离电路与第一AI隔离电路结构相同，由放大器2‑4U1、放大器2‑4U2、电阻

2‑4R11至2‑4R18、电阻2‑4R21至电阻2‑4R28、电阻2‑4R31至电阻2‑4R38、电容2‑4C11至2‑

4C12和排阻2‑4RP511至2‑4RP512组成；所述放大器2‑4U1的输出端1脚、7脚、8脚、14脚分别经排阻2‑4RP511接所述嵌入式芯片1U1的28脚、29脚、44脚、45脚；所述放大器2‑4U2的输出端1脚、7脚、8脚、14脚分别经排阻2‑4RP512接所述嵌入式芯片1U1的18脚、19脚、20脚、21脚；

放大器2‑4U1及 2‑4U2的同向输入端3脚、5脚、10脚、12脚分别接待测量的模拟信号端口；

所述AO隔离卡电路的电阻5R4与电阻5R11相串联后接在所述放大器5U1的输入端5脚与地之间，电阻5R1与电阻5R12相串联后接在所述放大器5U1的输入端10脚与地之间，所述电阻5R4与电阻5R11的节点接所述嵌入式芯片1U1的41脚，所述电阻5R1与电阻5R12的节点接所述嵌入式芯片1U1的40脚；所述放大器5U1的1脚与2脚相连后经电阻5R2接放大器5U1的5脚，所述放大器5U1的7脚接所述三极管5Q2的基极，放大器5U1的6脚经电阻5R5接三极管5Q2的发射极，电阻5R7接在放大器5U1的6脚与地之间，电容5C1接在放大器5U1的7脚与地之间；

所述三极管5Q2的集电极接所述所述输出端+12V，其发射极经电阻5R10接放大器5U1的3脚；

所述放大器5U1的13脚与14脚相连后经电阻5R3接放大器5U1的10脚，所述放大器5U1的8脚接所述三极管5Q1的基极，放大器5U1的9脚经电阻5R6接三极管5Q1的发射极，电阻5R8接在放大器5U1的9脚与地之间，电容5C2接在放大器5U1的8脚与地之间；所述三极管5Q1的集电极接所述输出端+12V，其发射极经电阻5R9接放大器5U1的12脚；

所述并串转换输入电路的所述芯片6U1的1脚、4脚分别经电阻6R702、电阻6R701接入侵检测及中断输入信号，所述芯片6U1的6脚与8脚分别经电阻6R703与电阻6R704接所述输出端+3.3V，所述芯片6U1的5脚经电阻6R708接地，电容6C701与电阻6R708并联，所述芯片6U1的7脚经电阻6R707接地，电容6C702与电阻6R702并联，所述三极管6Q701的基极接芯片6U1的5脚，三极管6Q701的发射极接地，三极管6Q701的集电极经电阻6R706接所述输出端+

3.3V，所述三极管6Q702的基极接芯片6U1的7脚，三极管6Q702的发射极接地，三极管6Q702的集电极经电阻6R705接所述输出端+3.3V，三极管6Q702的集电极接所述嵌入式芯片1U1的

7脚；所述芯片6U5至芯片6U6、芯片6UA的2脚均接所述嵌入式芯片1U1的133脚，三极管6Q602的集电极经电阻6R601接所述输出端+3.3V，三极管6Q602的基极经电阻6R602接所述芯片

6U7的6脚，三极管6Q602的发射极接地，电阻6R603与电容6C601并联后接在三极管6Q602的基极与地之间；所述芯片6U5至芯片6U6、芯片6UA的1脚均接三极管6Q602的集电极，芯片6U6的3脚接所述三极管6Q701的集电极，芯片6U6的14脚接所述芯片12U4的5脚；所述芯片6U7的

4脚接所述嵌入式芯片1U1的134脚，所述芯片6UB的1脚接芯片6U6的3脚，所述芯片6UB的2脚接芯片6U6的4脚，所述芯片6UB的4脚、5脚分别接芯片6U5的13脚、12脚，所述芯片6UB的11脚接所述嵌入式芯片1U1的54脚，所述芯片6UB的3脚接所述芯片6UB的13脚，所述芯片6UB的6脚接所述芯片6UB的12脚；

所述串并转换输出电路的芯片7U1至芯片7U5的11脚均接所述嵌入式芯片1U1的133脚；

所述芯片7U1的14脚接所述嵌入式芯片1U1的135脚，芯片7U1的15脚、2脚、4脚、6脚分别接第一串口隔离卡电路的芯片10U6的3脚、第二串口隔离卡电路的芯片2‑10U6的3脚、第三串口隔离卡电路的芯片3‑10U6的3脚、第四串口隔离卡电路的芯片4‑10U6的3脚；

所述芯片7U5的14脚接芯片7U2的9脚，所述芯片7U3的14脚接所述芯片7U5的9脚；所述芯片7U4的14脚接所述芯片7U3的9脚；

所述芯片7U8的15脚接芯片7U5的15脚，芯片7U8的1脚‑3脚分别接嵌入式芯片1U1的110脚、55脚、126脚，芯片7U8的4脚接芯片7U1至芯片7U5的12脚、芯片6U7的6脚；

所述芯片7U9的6脚‑7脚接芯片7U8的14脚、13脚，芯片7U9的11脚‑12脚、14脚接所述嵌入式芯片1U1的75脚、76脚、74脚，芯片7U9的15脚、1脚‑3脚分别第一串口隔离卡电路的芯片

10U5的1脚、第二串口隔离卡电路的芯片2‑10U5的1脚、第三串口隔离卡电路的芯片3‑10U5的1脚、第四串口隔离卡电路的芯片4‑10U5的1脚；芯片7U5的3脚经电阻2R501接所述光耦

2U5的1脚，芯片7U9的4脚经电阻2R502接光耦2U5的3脚；

本电路的1U4、1U5、1U7不能同时使用，需由1U1进行控制选通，且数据交互采用的是地址总线与数据总线的复用方式。

2.根据权利要求1所述的一种数据交互智能主机终端，其特征在于所述PWM计数器隔离板电路由芯片8U4‑8U7、光耦8U2‑8U3、晶体管8Q201‑8Q204、晶体管8Q301‑8Q308、排阻

8RP101、排阻8RP201、排阻8RP202、发光二极管8D301‑8D304、发光二极管8D201‑8D204和电阻8R301‑8R304组成；所述芯片8U4‑8U7的型号为模拟电子开关BL1551，光耦8U3的型号为TLP521‑4，光耦8U4的型号为TLP281‑4；所述芯片8U4‑8U7的输入脚4脚分别接所述嵌入式芯片1U1的96脚、97脚、100脚、136脚；所述芯片8U4‑8U7的输入脚6脚分别接所述串并转换输出电路中的7U2的2脚‑5脚，芯片8U4‑8U7的输出脚3脚分别经排阻8RP101、发光二极管8D301‑

8D304接光耦8U3的输入脚1脚、3脚、5脚、7脚，所述光耦8U3的2脚、4脚、6脚、8脚接地；

所述光耦8U3的9脚‑16脚接了四路结构相同的脉冲输出电路；第一路脉冲输出电路由晶体管8Q301、晶体管8Q305和电阻8R301组成；所述光耦8U3的16脚接脉冲信号端口的相应端口，光耦8U3的16脚接晶体管8Q301的集电极，晶体管8Q301的发射极接电阻8R301的一端，晶体管8Q305的发射极接光耦8U3的15脚，晶体管8Q305的集电极接晶体管8Q301的基极，晶体管8Q305的基极接电阻8R301的另一端；第二路脉冲输出电路由晶体管8Q302、晶体管

8Q306和电阻8R302组成；所述晶体管8Q302的集电极接光耦8U3的14脚，光耦8U3的14脚接脉冲信号端口的相应端口，晶体管8Q306的发射极接光耦8U3的13脚；第三路脉冲输出电路由晶体管8Q303、晶体管8Q307和电阻8R303组成；所述晶体管8Q303的集电极接光耦8U3的12脚，光耦8U3的12脚接脉冲信号端口的相应端口，晶体管8Q307的发射极接光耦8U3的11脚；

第四路脉冲输出电路由晶体管8Q304、晶体管8Q308和电阻8R304组成；所述晶体管8Q304的集电极接光耦8U3的10脚，光耦8U3的10脚接脉冲信号端口的相应端口，晶体管8Q308的发射极接光耦8U3的9脚；

所述光耦8U2、数字晶体管8Q201‑8Q204、排阻8RP201、排阻8RP202、发光二极管8D201‑

8D204组成的PWM计数器隔离板电路脉冲输入电路；所述发光二极管8D201‑8D204的阳极分别晶体管8Q301‑8Q304的发射极，所述发光二极管8D201‑8D204的阴极分别接光耦8U2的1脚、3脚、5脚、7脚，所述光耦8U2的2脚、4脚、6脚、8脚分别经排阻8RP201接光耦8U3的16脚、14脚、12脚、10脚，所述光耦8U2的16脚、14脚、12脚、10脚分别接晶体管8Q201‑8Q204的基极，所述光耦8U2的15脚、13脚、11脚、9脚均接地；所述晶体管8Q201‑8Q204的集电极分别经排阻

8RP202接地，晶体管8Q201‑8Q204的集电极分别接芯片8U4的1脚、芯片8U5的1脚、芯片8U6的

1脚、芯片8U7的1脚，晶体管8Q201‑8Q204的发射极接所述输出端+3.3V；

所述人机交互电路包括第一人机交互电路和第二人机交互电路；

所述第一人机交互电路由电阻9R1‑9R8和发光二极管9D1‑9D8组成；所述电阻9R1与发光二极管9D1相串联后接在所述串并转换输出电路中的芯片7U4的3脚与地之间；所述电阻

9R2与发光二极管9D2相串联后接在所述串并转换输出电路中的芯片7U4的2脚与地之间；所述电阻9R3与发光二极管9D3相串联后接在所述串并转换输出电路中的芯片7U4的1脚与地之间；所述电阻9R4与发光二极管9D4相串联后接在所述串并转换输出电路中的芯片7U4的

15脚与地之间；所述电阻9R5与发光二极管9D5相串联后接在所述串并转换输出电路中的芯片7U4的5脚与地之间；所述电阻9R6与发光二极管9D6相串联后接在所述串并转换输出电路中的芯片7U4的4脚与地之间；所述电阻9R7与发光二极管9D7相串联后接在所述串并转换输出电路中的芯片7U4的7脚与地之间；所述电阻9R8与发光二极管9D8相串联后接在所述串并转换输出电路中的芯片7U4的6脚与地之间；

所述第二人机交互电路由电阻9R11‑9R18、开关9S1‑9S8和电容9C1‑9C8组成；所述电阻

9R11与开关9S1串联后接在所述输出端+3.3V与地之间，所述电阻9R11与开关9S1的节点接所述并串转换输入电路中的芯片6UA的11脚；所述电阻9R12与开关9S2串联后接在所述输出端+3.3V与地之间，所述电阻9R12与开关9S2的节点接所述并串转换输入电路中的芯片6UA的12脚；所述电阻9R13与开关9S3串联后接在所述输出端+3.3V与地之间，所述电阻9R13与开关9S3的节点接所述并串转换输入电路中的芯片6UA的13脚；所述电阻9R14与开关9S4串联后接在所述输出端+3.3V与地之间，所述电阻9R14与开关9S4的节点接所述并串转换输入电路中的芯片6UA的14脚；所述电阻9R15与开关9S5串联后接在所述输出端+3.3V与地之间，所述电阻9R15与开关9S5的节点接所述并串转换输入电路中的芯片6UA的3脚；所述电阻

9R16与开关9S6串联后接在所述输出端+3.3V与地之间，所述电阻9R16与开关9S6的节点接所述并串转换输入电路中的芯片6UA的4脚；所述电阻9R17与开关9S7串联后接在所述输出端+3.3V与地之间，所述电阻9R17与开关9S7的节点接所述并串转换输入电路中的芯片6UA的5脚；所述电阻9R18与开关9S8串联后接在所述输出端+3.3V与地之间，所述电阻9R18与开关9S8的节点接所述并串转换输入电路中的芯片6UA的6脚；所述电容9C1‑9C8分别与开关

9S1‑9S8并联；

所述综合通信卡电路包括串口电路和CAN总线电路；所述串口电路由串口芯片11U11、电阻11R1‑11R2和电容发11C1‑11C5组成；所述串口芯片11U11的型号为MAX232，所述串口芯片11U11的11脚、12脚分别接所述嵌入式芯片1U1的113脚、116脚，串口芯片11U11的11脚、12脚分别接外部对应的串口信号，电阻11R1接在串口芯片11U11的10脚与12脚之间，电阻11R2接在串口芯片11U11的9脚与11脚之间，电容11C3接在串口芯片11U11的4脚与5脚之间，电容

11C5接在串口芯片11U11的1脚与3脚之间，电容11C1接在串口芯片11U11的16脚与地之间，串口芯片11U11的16脚接所述输出端+5V，电容11C2接在串口芯片11U11的2脚与地之间，电容11C4接在串口芯片11U11的6脚与地之间；

所述CAN总线电路由隔离芯片11U21、和电容发11C6‑11C7组成；所述隔离芯片11U21的型号为ISO1050；所述隔离芯片11U21的1脚接所述输出端+5V，其2脚接所述嵌入式芯片1U1的140脚，隔离芯片11U21的3脚接所述嵌入式芯片1U1的139脚，隔离芯片11U21的4脚与5脚均接地，隔离芯片11U21的6脚与7脚为CAN控制总线输出端，隔离芯片11U21的8脚接所述输出端+5V，电容11C6接在隔离芯片11U21的1脚与地之间，电容11C7接在隔离芯片11U21的8脚与地之间。

3.一种基于权利要求1所述的数据交互智能主机终端的拼装式数据交互智能终端系统，其特征在于：包括数据交互智能主机终端、数据总线、第1从机终端至第N从机终端，其中N为大于1的整数；所述第1从机终端至第N从机终端的结构相同，所述第1从机终端至第N从机终端的扩展形式为级联式；所述数据交互智能主机终端依次经第1从机终端、第2从机终端、…、第N‑1从机终端与第N从机终端相连接；所述数据交互智能主机终端、第1从机终端至第N从机终端分别连接到数据总线上；

所述数据总线包括第一数据总线DWKZ0至第八数据总线DWKZ7、第九数据总线WKWRZ、第十数据总线WKOEZ、数据总线电源线和数据总线地线；数据总线电源线接+5V电源，数据总线地线接地；

所述第1从机终端包括从机核心控制单元、从机隔离卡、从机电源管理单元、第1总线控制器和第1 烽火接力从模块电路；

从机核心控制单元与所述数据交互智能主机终端的核心控制单元结构相同；所述从机电源管理单元与数据交互智能主机终端的电源管理单元结构相同；

所述从机隔离卡、第1总线控制器和第1 烽火接力从模块电路分别与所述从机核心控制单元的相应端口相连接；

外部供电电源通过从机电源管理单元给从机核心控制单元、从机隔离卡、第1总线控制器和第1 烽火接力从模块电路供电；

所述第1总线控制器由芯片13U7和电阻13R1组成；所述芯片13U7的型号为74HC245，芯片13U7的1脚接到数据总线的第九数据总线WKWRZ上；芯片13U7的2脚‑9脚分别接所述嵌入式芯片1U1的93脚、10脚至15脚、132脚；芯片13U7的10脚接地；芯片13U7的18脚至11脚分别接到数据总线的第一数据总线DWKZ0至第八数据线DWKZ7上；芯片13U7的20脚接+5V电源；所述电阻13R1接在芯片13U7的19脚与20脚之间；

所述第1烽火接力从模块电路由光耦13U1、芯片13U2、芯片13U3、芯片13U4、恒流源

13D1‑13D2、三极管13Q01、电位器13RJ01、电阻13R11‑13R13、电阻13R21‑13R25和电容

13C11‑13C14组成；所述光耦13U1的型号为TLP281‑4，芯片13U2的型号为LM393，芯片13U3的型号为CN5710，芯片13U4的型号为74HB74，恒流源13D1‑13D2的型号为S‑102T，三极管13Q1的型号为8550；所述光耦13U1的5脚经恒流源13D2为第1烽火接力从模块电路的信号输入端FHn‑1，光耦13U1的7脚经电位器13RJ01接恒流源13D1的输入端，恒流源13D1的输出端为第1烽火接力从模块电路的时钟输入端CLK，所述第1烽火接力从模块电路的时钟输入端CLK接所述烽火接力主模块电路的时钟输出端口FHCLK；光耦13U1的1脚经电阻13R13接所述芯片

13U4的5脚，光耦13U1的2脚与3脚相连接，光耦13U1的4脚、6脚、8脚接地，光耦13U1的9脚经电阻13R11接地，光耦13U1的11脚经电阻13R12接地，光耦13U1的10脚、12脚接+5V电源，电容

13C12接在光耦13U1的9脚与12脚之间，电容13C11接在光耦13U1的11脚与12脚之间，光耦

13U1的15脚、16脚分别接所述所述烽火接力主模块电路中光耦12U1的13脚、14脚；光耦13U1的15脚接芯片13U7的10脚，所述光耦13U1的16脚接芯片13U7的19脚；所述芯片13U4的2脚、3脚分别接光耦13U1的11脚、9脚，芯片13U4的1脚、4脚、14脚均接+5V电源；电阻13R22与电阻

13R21的节点接芯片13U2的7脚，芯片13U2的7脚接所述芯片13U3的1脚，芯片13U2的5脚经电阻13R24接地，芯片13U2的5脚接光耦13U1的13脚，芯片13U2的2脚、3脚、4脚均接地；所述芯片13U3的3脚经电阻13R25接地，芯片13U3的5脚为烽火接力从模块电路的时钟输出端CLK，所述烽火接力从模块电路的时钟输出端CLK接恒流源13D1的输入端；所述三极管13Q01的基极接光耦13U1的14脚，三极管13Q01的发射极接+5V电源，三极管13Q01的集电极为烽火接力从模块电路的信号输出端CFHn，所述第1烽火接力从模块电路的信号输出端CFHn接第2从机终端的烽火接力从模块电路的信号输入端；

所述数据交互智能主机终端中IO扩展总线通信电路的芯片2U7的18脚至11脚分别接到数据总线的第一数据总线DWKZ0至第八数据总线DWKZ7上；所述数据交互智能主机终端中IO扩展总线通信电路的2U6的8脚和11脚分别接到数据总线的第九数据总线WKWRZ和第十数据总线WKOEZ上。

4.根据权利要求3所述的一种拼装式数据交互智能终端系统，其特征在于：所述从机隔离卡包括从机AI隔离卡电路和从机AO隔离卡电路，所述从机AI隔离卡电路与AI隔离卡电路结构相同，所述从机AO隔离卡电路与AO隔离卡电路结构相同；所述从机AI隔离卡电路与待测量的模拟信号端口相连接，从机AI隔离卡电路的输出单接从机核心控制单元的相应输入端，从机核心控制单元的输出端接所述从机AO隔离卡电路的相应输入端，从机AO隔离卡电路的输出端接模拟控制信号端口；所述从机电源管理单元的相应输出端分别接从机AI隔离卡电路、从机AO隔离卡电路的电源输入端。

5.根据权利要求3所述的一种拼装式数据交互智能终端系统，其特征在于：所述从机隔离卡包括从机DIDO隔离卡电路，所述从机DIDO隔离卡电路与DIDO隔离卡电路结构相同；从机DIDO隔离卡电路与从机核心控制单元双向连接；所述从机DIDO隔离卡电路与开关信号端口双向连接；所述从机电源管理单元的相应输出端接所述从机DIDO隔离卡电路的电源输入端。

6.利用权利要求3所述的拼装式数据交互智能终端系统进行通信的方法，其特征在于利用烽火接力主模块与烽火接力从模块进行的通信，具体步骤如下：(1)将核心处理单元始化，使烽火接力主模块的选择信号输入端FH的引脚为低电平，烽火接力主模块的时钟信号输入端CLK的引脚为高电平；

(2)嵌入式芯片1U1向烽火接力主模块的选择信号输入端FH的引脚发送选择信号，即发送高电平；

(3)嵌入式芯片1U1向烽火接力主模块的时钟信号输入端CLK的引脚发送一个周期的时钟信号，即高电平—低电平—高电平；

(4) 嵌入式芯片1U1向烽火接力主模块的选择信号输入端FH的引脚发送清除信号，即低电平，并将从机地址i清零；

(5)嵌入式芯片1U1向烽火接力主模块的时钟信号输入端CLK的引脚发送一个周期的时钟信号，并将从机地址i自增1；

(6)嵌入式芯片1U1检测从机地址i是否大于从机极限数量m，如果是，则执行第(7)步，否则执行第(8)步；

(7)当烽火接力从模块出现异常时，输出异常通知；

(8)嵌入式芯片1U1判断是否接收到终止信号，烽火接力主模块的反馈信号输出端FHFK的引脚发送选择信号为低电平，如果未收到，则执行第(9)步，否则执行第(10)步；

(9)嵌入式芯片1U1输出读写数据通知，然后跳转到第(5)步；

(10)嵌入式芯片1U1判断从机地址i是否超过了烽火接力主模块检测到的数据交互智能从机终端的数量n，如果是，跳转到第(2)步，否则执行第(11)步；

(11)嵌入式芯片1U1输出从机终端上下线通知；

(12)重新设置数据交互智能从机终端数量n为i‑1，跳转到第(2)步；

上述步骤中，i为从机地址；n为从机终端数量；m为从机终端极限数量；其中，i的取值范围是1 100，n的取值范围是1 100, m的取值范围是1 100。

~ ~ ~