1.一种基于FinFET的主从触发器，包括输入电路、主锁存器和从锁存器，所述的输入电路包括第一反相器、第二反相器和第三反相器，所述的第一反相器的输入端为所述的输入电路的时钟输入端，用于接入时钟控制信号，所述的第一反相器的输出端和所述的第二反相器的输入端连接且其连接端为所述的输入电路的反相时钟输出端，所述的第二反相器的输出端为所述的输入电路的时钟输出端，所述的第三反相器的输入端为所述的主从触发器的数据输入端，所述的第三反相器的输出端为所述的输入电路的数据输出端，其特征在于所述的主锁存器包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管和第四反相器；所述的第一FinFET管和所述的第三FinFET管均为P型FinFET管，所述的第二FinFET管和所述的第四FinFET管均为N型FinFET管，所述的第一FinFET管鳍的数量为1，所述的第二FinFET管鳍的数量为1，所述的第三FinFET管鳍的数量为1，所述的第四FinFET管鳍的数量为1；所述的第一FinFET管的前栅、所述的第一FinFET管的背栅和所述的第四FinFET管的背栅连接且其连接端为所述的主锁存器的时钟输入端，所述的主锁存器的时钟输入端和所述的输入电路的时钟输出端连接，所述的第一FinFET管的源极和所述的第二FinFET管的前栅连接且其连接端为所述的主锁存器的数据输入端，所述的主锁存器的数据输入端和所述的输入电路的数据输出端连接，所述的第二FinFET管的背栅为所述的主锁存器的反相时钟输入端，所述的主锁存器的反相时钟输入端和所述的输入电路的反相时钟输出端连接，所述的第一FinFET管的漏极、所述的第四反相器的输入端、所述的第三FinFET管的漏极和所述的第四FinFET管的漏极连接，所述的第二FinFET管的漏极、所述的第四反相器的输出端、所述的第三FinFET管的前栅、所述的第三FinFET管的背栅和所述的第四FinFET管的前栅连接连接且其连接端为所述的主锁存器的数据输出端，所述的第三FinFET管的源极接入电源，所述的第二FinFET管的源极和所述的第四FinFET管的源极均接地；

所述的从锁存器包括第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管、第五反相器和第六反相器；所述的第五FinFET管和所述的第七FinFET管均为P型FinFET管，所述的第六FinFET管和所述的第八FinFET管均为N型FinFET管，所述的第五FinFET管鳍的数量为1，所述的第六FinFET管鳍的数量为1，所述的第七FinFET管鳍的数量为1，所述的第八FinFET管鳍的数量为1；所述的第五FinFET管的前栅、所述的第五FinFET管的背栅、所述的第八FinFET管的背栅连接且其连接端为所述的从锁存器的反相时钟输入端，所述的从锁存器的反相时钟输入端和所述的输入电路的反相时钟输出端连接，所述的第五FinFET管的源极和所述的第六FinFET管的前栅连接且其连接端为所述的从锁存器的数据输入端，所述的从锁存器的数据输入端和所述的主锁存器的数据输出端连接，所述的第六FinFET管的背栅为所述的从锁存器的时钟输入端，所述的从锁存器的时钟输入端和所述的输入电路的时钟输出端连接，所述的第五FinFET管的漏极、所述的第五反相器的输入端、所述的第七FinFET管的漏极和所述的第八FinFET管的漏极连接，所述的第六FinFET管的漏极、所述的第五反相器的输出端、所述的第七FinFET管的前栅、所述的第七FinFET管的背栅、所述的第八FinFET管的前栅和所述的第六反相器的输入端连接且其连接端为所述的从锁存器的反相数据输出端，所述的第六反相器的输出端为所述的从锁存器的数据输出端，所述的第七FinFET管的源极接入电源，所述的第六FinFET管的源极和所述的第八FinFET管的源极均接地。

2.根据权利要求1所述的一种基于FinFET的主从触发器，其特征在于所述的第一反相器包括第九FinFET管和第十FinFET管，所述的第九FinFET管为P型FinFET管，所述的第十FinFET管为N型FinFET管，所述的第九FinFET管鳍的数量为2，所述的第十FinFET管鳍的数量为1；所述的第九FinFET管的源极接入电源，所述的第九FinFET管的前栅、所述的第九FinFET管的背栅、所述的第十FinFET管的前栅和所述的第十FinFET管的背栅连接且其连接端为所述的第一反相器的输入端，所述的第九FinFET管的漏极和所述的第十FinFET管的漏极连接且其连接端为所述的第一反相器的输出端，所述的第十FinFET管的源极接地，所述的第二反相器、所述的第三反相器、所述的第四反相器、所述的第五反相器和所述的第六反相器的电路结构均与所述的第一反相器相同。