1.一种高分辨率图像采集与处理装置，其特征在于：所述装置包括图像获取模块、LVDS串并转换模块、数据映射模块、图像裁剪模块、多路同步模块、通信控制模块、图像处理模块、输出显示模块和外设；

所述图像获取模块，用于配置图像传感器的工作参数；

所述LVDS串并转换模块，用于对LVDS每个通道数据分别进行解串化，从串行数据流中恢复时钟信号，并解调还原数据；

所述数据映射模块，用于根据LVDS高速传输协议，将各个差分通道解析出来的各比特数据进行对齐、解数据帧和组合映射操作；

所述图像裁剪模块，用于对高分辨率图像的裁剪与同步，包括时序控制单元、图像裁剪单元和存储单元；

所述时序控制单元，用于为裁剪出来的图像数据添加行、场信号，控制各个异步FIFO读/写操作以及数据选择；

所述图像裁剪单元，用于解析和裁剪所述数据映射模块处理后的并行数据，去除图像数据的非有效数据部分，并根据主处理器的视频输入接口所能承受的最大输入时钟或带宽，对各行信号进行分割裁剪操作，最终输出裁剪后的多路小帧图像数据；所述存储单元，用于实现对图像数据进行缓存，用于对映射模块输出的图像数据进行暂时的存储及缓冲，使用异步FIFO缓冲实现，以及对裁剪模块输出的图像数据进行暂时的存储及缓冲；

所述多路同步模块，用于对上述多路小帧图像数据的同步操作，将同步后的图像数据在同一时间并行传输给主处理器的视频输入接口；

所述通信控制模块，用于实现各处理器之间的通信；

所述图像处理模块，用于实现图像缩放等算法；

所述输出显示模块，用于实现图像显示；

所述外设包括按键控制单元、指示灯、蜂鸣器和串行通信单元；

根据主处理器的视频输入接口所能承受的最大输入像素时钟fpclk，计算最少需要裁剪的个数s＝fp/fpclk，其中，s为整数，fp为原始的像素时钟；

每行第一路像素为原始图像的第1到第(m/s+z)个像素，每行第二路像素为原始图像的第(m/s-z)到第(2m/s+z)个像素，每行第三路像素为原始图像的第(2m/s-z)到第(3m/s+z)个像素，…，每行第s路像素为原始图像的第(s-z)到第s个像素，最终，相邻小帧图像边界像素重合，保证不会丢失边界的亮度/色度信息；

所述裁剪模块采用s个异步FIFO(AFIFO)实现，采用边写边读的方式，通过利用FPGA内部有限的存储资源，进行逐行逐像素操作，采用内部计数的方式，把解串后的数字视频信号进行行同步提取，最终输出s路分辨率为m/s×n的图像；

异步FIFO所需的最小深度值计算如下：

上述公式定义如下：

异步FIFO深度afifo_depth：指该异步FIFO可以存储多少个N位的数据；

写时钟频率w_clk：写操作所遵循的时钟，在每个时钟沿来临时写入数据；

读时钟频率r_clk：读操作所遵循的时钟，在每个时钟沿来临时读出数据；

在写时钟周期里，每Y个时钟周期会有X个数据写入AFIFO；

在读时钟周期里，每Y个时钟周期会有X个数据读出AFIFO；

异步FIFO的宽度N：一次读写操作的数据位；

异步FIFO宽度N为10bit；写时钟频率w_clk是读时钟频率r_clk的s倍，即：w_clk＝r_clk×s，w_clk＝fp，其中，fp为像素时钟；突发长度burst_length＝m/s，表示将一行m个

10bit像素分成s份，即每包数据量为10m/s比特；每m/s个写时钟周期会有m/s个数据写入AFIFO，每m/s个读时钟周期也会有m/s个数据读出AFIFO；

即：

采用格雷码计数方式，该异步FIFO的最小深度设置为大于2的深度计算值的幂次方。

2.如权利要求1所述的一种高分辨率图像采集与处理装置，其特征在于：所述图像获取模块包括镜头，CCD/CMOS图像传感器，图像采集单元；所述镜头是将拍摄景物在传感器上成像的器件，由多片透镜组成；所述CCD/CMOS图像传感器是将捕捉到的光源信号转化为数字信号的设备；所述图像采集单元由可编程逻辑器件实现，通过对CCD/CMOS图像传感器的工作参数进行配置，采集高分辨率的图像。

3.如权利要求1或2所述的一种高分辨率图像采集与处理装置，其特征在于：所述图像获取模块中，所述工作参数包括输出的视频格式、分辨率、帧率、曝光率、增益以及像素输出频率。

4.如权利要求1或2所述的一种高分辨率图像采集与处理装置，其特征在于：所述通信控制模块中，主处理器与FPGA之间的通信，包括对分辨率和帧率参数配置要求，通信协议选用I2C、SPI或UART。