1.一种主从框级联系统，包括一主框和一从框，主框和从框之间通过电缆相互进行数据交换，其特征在于，所述主框包括第一FPGA模块，所述第一FPGA模块至少包括一时序调整单元，所述时序调整单元用来计算接收数据信号的帧头的第一延时时间，根据所述第一延时时间将数据信号延时第二延时时间，使所述数据信号的帧头对准所述数据信号的时隙0。

2.如权利要求1所述的一种主从框级联系统，其特征在于，所述主框还包括TSI模块、时钟源模块、第一背板连接模块，具体包括：TSI模块，和第一FPGA模块相连接，用于负责系统的时隙交换；

时钟源模块，分别与所述TSI模块和所述第一FPGA模块相连接，用于提供时钟信号和帧头；

所述第一FPGA模块，和第一背板连接模块连接，用于对发送数据信号作并串转换和对接收数据信号串并转换，并且对接收的数据信号作时序调整；

第一背板连接模块，与电缆连接，用于发送数据信号至从框和接收来自从框的数据信号。

3.如权利要求1所述的一种主从框级联系统，其特征在于，所述从框还包括第二背板连接模块、第二FPGA模块和E1模块，具体包括：第二背板连接模块，与电缆连接，用于发送数据信号至主框和接收来自主框的数据信号；

第二FPGA模块，与所述第二背板连接模块连接，用于对发送数据信号并串转换和对接收数据信号串并转换；

E1模块，与所述第二FPGA模块连接，用于对接收的数据信号处理和发送数据信号到所述第二FPGA模块。

4.如权利要求1所述的一种主从框级联系统，其特征在于，所述第二延时时间＝

125us－所述第一延时时间。

5.如权利要求2所述的一种主从框级联系统，所述第一FPGA模块具体包括：第一发送单元，用于将来自所述TSI模块的接收数据信号、时钟和帧头作并串转换，并在串行信号中增加起始位和停止位信息，所述起始位和停止位信息包括时钟信息和解码标识位；

第一接收单元，用于将接收来自从框的数据信号作串并转换，并且恢复出时钟信号和帧头；

时序调整单元，用于将串并转换后的数据信号和恢复出的时钟和帧头作时序调整，然后将调整后的数据信号、时钟和帧头发送至所述TSI模块。

6.如权利要求3所述的一种主从框级联系统，所述第二FPGA模块具体包括：第二发送单元，用于将来自所述E1模块的接收数据信号、时钟和帧头作并串转换，并在串行信号中增加起始位和停止位信息，所述起始位和停止位信息包括时钟信息和解码标识位；

第二接收单元，用于将来自主框的接收数据信号作串并转换，并且恢复出时钟和帧头信号。

7.一种利用如权利要求1-6任一项所述的一种主从框级联系统的时序补偿方法，其特征在于，所述方法包括：比较计算第一FPGA模块的接收数据信号的帧头和时钟源模块提供的帧头获取第一延时时间，根据所述第一延时时间将数据信号延时第二延时时间，所述第二延时时间＝125us－所述第一延时时间，使所述数据信号的帧头对准所述数据信号的时隙0。